[发明专利]神经网络计算专用电路及其相关计算平台与实现方法

权利要求书

1.一种神经网络计算专用电路，包括：

数据读取模块，包括在执行depthwise卷积操作时分别用于将特征图数据和权重数据从片上缓存中读取至数据计算模块的特征图读取子模块和权重读取子模块，所述特征图读取子模块还用于在执行池化操作将特征图数据从片上缓存中读取至数据计算模块；

所述数据计算模块，包括用于执行depthwise卷积计算的dwconv模块以及用于执行池化计算的pooling模块；以及

数据写回模块，用于将所述数据计算模块的计算结果写回所述片上缓存，

其中，所述dwconv模块和所述pooling模块各自包括用于并行执行计算的多个dwconv计算单元和多个pooling计算单元，每个dwconv计算单元与一个pooling计算单元组成一个处理单元，针对每个处理单元的dwconv计算单元与pooling计算单元，所述特征图读取子模块使用相同的输送路径输送对应的特征图数据。

2.如权利要求1所述的电路，还包括：

指令控制模块，用于接收指令信息，从所述指令信息中提取出控制信息分发至所述数据读取模块、所述数据计算模块和所述数据写回模块，以对数据读取、计算和写回进行控制。

3.如权利要求2所述的电路，其中，所述指令控制模块接收的指令信息包括如下至少一项：

卷积核宽度、卷积核高度、像素长度、通道数、卷积核横向步长、卷积核纵向步长、输入源数据地址和输出结果数据地址。

4.如权利要求1所述的电路，其中，在执行depthwise卷积操作时所述特征图读取子模块和所述权重读取子模块各自以输入通道并行度将所述特征图数据和所述权重数据送至所述dwconv计算单元的输入端，在执行pooling操作时所述特征图读取子模块以输入通道并行度将所述特征图数据送至所述pooling计算单元的输入端。

5.如权利要求4所述的电路，其中，在执行depthwise卷积操作和pooling操作时，在所述输入通道并行度的基础上叠加像素并行度执行数据读取。

6.如权利要求5所述的电路，其中，所述数据写回模块以可配置的输入通道并行度叠加像素并行度执行数据写回。

7.如权利要求1所述的电路，还包括：

选通器，用于基于当前正执行操作从每个处理单元中选取相应的dwconv计算结果数据或pooling计算结果数据送入所述数据写回模块。

8.如权利要求1所述的电路，其中，所述dwconv模块和所述pooling模块至少共用部分计算电路。

9.如权利要求1所述的电路，其中，所述pooling模块执行最大值池化或平均池化。

10.如权利要求1所述的电路，其中，所述神经网络计算专用电路由FPGA或ASIC实现。