[发明专利]一种无电感实现小数正交分频的装置和方法

说明书

本发明涉及一种无电感实现小数正交分频的装置和方法，包括N+0.5数字分频模块、占空比校正模块和相位微调模块，所述N+0.5数字分频模块的输入端接收VCO输出信号，所述N+0.5数字分频模块的输出端与所述占空比校正模块的输入端相连，所述占空比校正模块的输出端与所述相位微调模块的输入端相连。本发明公开的所述一种无电感实现小数正交分频的装置和方法具有低成本、低功耗优势及较高的可靠性的优点。

技术领域

本发明涉及射频领域，具体涉及一种无电感实现小数正交分频的装置和方法。

背景技术

在射频收发机中，由于广泛地采用了集成电感，尤其是在单芯片集成收发机中，需要合理地考虑LO方案，从而避免串扰。其中PA对VCO的牵引效应尤为明显。为了避免PA发射信号的频率及其高次谐波对VCO的频率牵引，需要让VCO工作在本地时钟(LO)的小数倍频率上，如1.5、2.5倍频。而收发机要求LO提供正交两路时钟，传统的纯数字小数分频方式无法实现50％占空比及90°相位差的时钟输出，而若采用电感，则面积大、功耗高。因而，如何低功耗、低成本实现N+0.5分频并提供两路正交时钟是一个技术难点。

目前行业内含电感的LO方案较多，另外可以查阅到的无电感实现的技术方案有两种：一种是基于可校正的压控延迟线(VCDL)加数字逻辑实现1.5正交分频方案，如图1；另一种是三分频加精确相旋转电路系统再结合二倍频的方案，如图2。方案一利用了一个带校正的VCDL模块，产生八相等相位差时钟，然后再通过一系列的开关及触发器逻辑从而产生两相1.5分频正交时钟。而方案二则是先做了一个三分频模块产生六相时钟，然后再通过三个精确相旋转电路产生八相时钟，再倍频从而产生两相正交时钟。

然而，上述方案有诸多缺点：1、含有电感的方案成本高、芯片面积大；2、无电感基于VCDL的方案结构复杂，需要校正来产生等相位的八相时钟然后再进行处理，功耗无太大优势；3、无电感三分频加移相加二倍频方案，存在三个移相环路，可靠性不是很好，另外三个移相环路的失配叠加也会导致IQ失配及占空比偏差；4、上述无电感方案均只适合1.5分频，不适合其它小数分频。本发明中提出的方案很好地解决了上述问题，功耗、面积及可靠性具有一定的优势。

发明内容

本发明提供了一种无电感实现小数正交分频的装置和方法，可以克服上述现有技术中的不足，具有低成本、低功耗及较高的可靠性的优势。

本发明公开了一种无电感实现小数正交分频的装置，其特征在于，所述装置包括：

N+0.5数字分频模块，包括一组Dlatch链以及一组逻辑门电路；

占空比校正模块，包括RC延迟预校正模块和交叉耦合逻辑电路；

相位微调模块，包括相位检测模块和相移模块；

其中，所述N+0.5数字分频模块的输入端接收VCO输出信号，所述N+0.5数字分频模块的输出端与所述占空比校正模块的输入端相连，所述占空比校正模块的输出端与所述相位微调模块的输入端相连，其中N为大于等于1的整数。

优选的，所述一组Dlatch链包括：

1个或非门，2(N+1)个Dlatch，其中N为大于等于1的整数；

其中所述Dlatch首尾相接。

优选的，当进行1.5分频时，所述一组Dlatch链包括：

第一Dlatch，第二Dlatch，第三Dlatch，第四Dlatch，所述4个Dlatch首尾相接；

第一或非门，所述第一或非门的输出端与第一Dlatch的输入端相连，所述第一或非门的两个输入端分别与第三Dlatch的输入端和第四Dlatch的输出端相连。

优选的，所述装置还包括：

所述一组逻辑门电路包括2个逻辑门电路。