[发明专利]一种基于三维众核处理器的Cache地址映射方法

说明书

本发明公开一种基于三维众核处理器的Cache地址映射方法，步骤包括：S1.构建非线性规划问题的目标函数，并求解得到最优的非一致Cache地址映射各个Bank被访问的概率分布，访问距离包括在三维网格网络中三个方向的距离；S2.调整概率分布，最终得到所需的三维分布矩阵；S3.根据三维分布矩阵计算各个Bank映射的Cache块数量分布；S4.根据各个Bank映射的Cache块数量分布，在三维空间范围内对各个Bank映射的Cache块数量进行调节。本发明能够实现三维众核处理器的Cache地址映射，且能够实现大网络规模下网络延迟均衡，提高三维众核处理器的运行效率。

技术领域

本发明涉及三维众核处理器技术领域，尤其涉及一种基于三维众核处理器的Cache地址映射方法。

背景技术

三维片上网络(Three-Dimensional Network-on-Chip，3D NoC)由于具备良好的可扩展性成为三维众核处理器结构中的主要互连方式，而处理核数的增多一方面提升了处理器的性能，另一方面也促使片上网络的规模逐渐增大。对于三维网格网络，由于网络规模的增大进而会导致各个处理核节点之间的通讯距离和延迟的差异逐渐变大，其中距离相近的处理核之间相比于距离较远的处理核之间在通讯上更具优势。然而，在三维网格网络中，每个节点的通讯优势并不是相一致的，具体表现为位于中心节点处的处理核相比于位于外围节点处的处理核距离其他节点处的处理核的平均距离更短，因此在网络通讯上更具优势，而这种优势会随着网络规模的不断增长而持续扩大，从而导致不同的网络报文之间的延迟差异逐渐增大，即产生网络延迟不均衡问题。

由于Cache容量的需求不断扩大，三维众核处理器通常是基于3D NoC采用非一致Cache访问(Non-Uniform Cache Access，NUCA)体系结构来组织最后一级缓存(Last LevelCache，LLC)。在基于3D NoC的NUCA结构中，LLC通常在物理上分布于各个处理核节点，每个节点的Cache存储体(Bank)在逻辑上构成一个统一的共享Cache。在4×4×4的三维网格网络下典型的基于NUCA结构的三维堆叠片上众核系统如图1所示，一个处理单元包括一个一级指令/数据Cache(L1I/L1D)，一个二级共享Cache Bank和一个网络接口，并且每个处理单元通过网络接口连接到一个路由器上。每个节点上的数字表示的是该节点在网络中的序号，这些分布式共享的二级Cache Bank通过静态NUCA结构的方式组织起来，并且采用以Cache块为单位的方式进行交叉编址。

但是在上述NUCA结构中，当处理核发出Cache访问请求时，其访问时间由请求处理核所在节点与访问数据所在的Cache Bank所在节点的距离有关，其中当距离较近时，访问时间较小；当访问距离较远的Bank时，访问时间较大。则采用上述传统NUCA结构时，随着网络规模的扩大和节点个数的增多，Cache访问延迟会逐渐由网络延迟主导，从而使得网络延迟不均衡问题传导至Cache访问延迟上，导致不同的Cache访问请求延迟差异增大，进而造成了Cache访问延迟的不均衡，这会引起部分Cache访问请求的延迟非常大，从而阻塞发出Cache访问请求的处理核的执行进程，成为系统瓶颈并严重影响系统整体性能。

中国专利申请CN107729261A公开一种多核/众核处理器中Cache地址映射方法，结合非一致设计可以有效缓解传统二维多核/众核处理器中面临的网络延迟不均衡问题，但是该方案是针对二维多核/众核处理器中的Cache地址映射，二维多核/众核处理器中是二维的地址映射，相比于三维处理器，二维处理器中的地址映射较为简单、算法复杂度低，上述基于二维多核/众核处理器的Cache地址映射方法并不能直接适用于三维众核处理器中。

综上所述，传统的三维众核处理器的Cache地址映射机制的一致性与网络拓扑结构的不对等性的矛盾会使得在实际使用中存在网络延迟不均衡的问题，从而影响系统性能的进一步提升，而二维多核/众核处理器的Cache地址映射不能直接适用于三维众核处理器中，因此亟需提供一种三维众核处理器Cache映射方法，以解决三维众核处理器中网络延迟均衡性问题，尤其是大网络规模下三维众核处理器中网络延迟均衡性问题。

发明内容