[发明专利]环形先进先出缓冲器及数据传输接口、系统、方法

说明书

本发明提供一种环形先进先出缓冲器(FIFO)及数据传输接口、系统、方法，通过同步电路将写指针和读指针的比较结果同步特定数量的时钟信号周期，能够实现不同时钟域之间的数据传输,且在FIFO的深度相同的情况下，能够增大环形先进先出缓冲器的Jitter裕度，提高环形先进先出缓冲器抗噪声的能力。进一步的，所述同步电路将写指针和读指针的比较结果同步(M/2‑0.5)个时钟信号周期，使环形先进先出缓冲器在读空和读满时均有(M/2‑1.5)个时钟信号周期的Jitter裕度，其中M为FIFO的深度。当FIFO深度为4时,本发明适合DDR的应用，能在最小硬件资源消耗下获得空和满均为0.5个时钟信号周期的Jitter裕度。

技术领域

本发明涉及通信技术领域，尤其涉及一种环形先进先出缓冲器及数据传输接口、系统、方法。

背景技术

DDR(Double Data Rate，双倍数据速率)技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此DDR接口广泛用于芯片之间的互连，如ASIC(专用集成电路)和DRAM(动态随机存取存储器)芯片之间的接口。如图1所示，在DDR接口中，DRAM的时钟(CK)和数据选通时钟(DQS，或称为源同步时钟、读选通时钟)之间的时序关系和DDR接口的PHY(物理层)内部时钟信号phy_clk到接口的延时、DRAM芯片外部线延时以及DRAM芯片内部延时有关，变化比较大。目前在DDR PHY内部，在读取数据时，通常采用异步FIFO(先进先出)缓冲器来解决CK和DQS之间不同步的问题,以保证数据在不同时钟域之间正确传输。

图2为传统的深度为4的异步FIFO缓冲器地址同步电路,其先将写指针(wp)同步到读时钟(phy_clk)域(即写指针经过两级触发器DFF后输出为wp_2d)，然后再和读指针rp比较得到读有效信号(valid)。然而，这种异步FIFO缓冲器读空时，Jiiter(抖动)裕度太小，具体请参考图3A所示的phy_clk没有Jitter的时序图以及图3B所示的phy_clk有Jitter的时序图，对比图3A和图3B，可以明显看出，当异步FIFO缓冲器输出的valid在一个读周期内受到jitter干扰时，读有效信号valid出错，出现读空的问题。请参考图3C，传统的改进方法是对valid信号多同步一拍得到valid_d1，然后用得到的valid_d1控制异步FIFO缓冲器的读操作，以使得异步FIFO缓冲器能够不受到时钟phy_clk的jitter的影响，不会出现读空的问题。然而对于深度为4的FIFO，参考图3D，虽然采用valid_d1的方法解决了读空的问题，但是由于其对valid信号多延迟了一拍，同样考虑phy_clk可能的jitter，其会有写满的问题，也即FIFO缓存区域里面的数据还没有来得及被读出就被写入新的数据了，造成了数据丢失。目前一种解决读满问题的方法就是增加FIFO数据缓存区域的深度，但随之带来的不利因素是读操作延迟的增加以及更多硬件资源的消耗。

综上所述，传统的异步FIFO缓冲器设计在平衡FIFO深度和抗jitter干扰性能上很难达到最优化设计，有一定局限性。

发明内容

本发明的目的在于提供一种环形先进先出缓冲器及数据传输接口、系统、方法，能够有效平衡FIFO的深度和抗jitter干扰性能，同时解决先进先出缓冲器Jitter裕度太小的问题，在同等的FIFO深度情况下，实现空和满均有最优的jitter裕量。

为了实现上述目的，本发明提供一种环形先进先出缓冲器(环形FIFO)，包括：读指针、写指针、数据缓存区域以及同步电路；其中，所述读指针和所述写指针分别指向所述数据缓存区域中相应的存储地址；所述同步电路接入一周期性的时钟信号，并用于比较所述写指针和所述读指针，并将所述写指针和所述读指针的比较结果同步指定个数的所述时钟信号周期，以控制所述数据缓存区域中数据的读取。