[发明专利]一种区域自治的多核或众核处理器芯片

说明书

本发明公开了一种区域自治的多核或众核处理器芯片，包括n个处理器核构成的芯片本体，所述芯片本体被划分为m个区域，每个区域包含i个处理器核、j个存储器接口、k个I/O接口以及一个区域间互连接口，每个区域内部基于共享高速缓存或片上互连网络形成一个完备的共享存储系统，m个区域之间通过区域间互连接口构成全芯片。本发明访问本地存储器延迟低，访问全局存储器带宽高，针对一个区域的实例做设计实现，其他区域的实例可能通过复制、旋转或镜像得到，从而避免了在全芯片范围内做设计实现，从而降低了处理器硬件设计的复杂性，从而能够在保持处理器规模可扩展的前提下，兼顾带宽和延迟，并且降低硬件设计复杂性。

技术领域

本发明涉及微处理器领域，具体涉及一种区域自治的多核或众核处理器芯片的体系结构改进。

背景技术

随着集成电路和处理器设计技术的发展，单个CPU的性能继续提升变得困难，而一颗芯片上已经可能集成多个CPU核心。IBM把2个POWER处理器核心集成在一颗芯片上，推出了最早的高性能多核处理器产品，随后，多核成为微处理器的主流技术，处理器芯片上集成的核数也越来越多，从而成为众核。到现在，从高性能到嵌入式领域，几乎所有的处理器芯片都是多核或众核了。芯片上除了可以集成更多数量的CPU核，也可以集成存储控制器、I/O接口或互连接口等越来越多的功能。一颗处理器芯片就能实现一个多处理器系统。这给处理器体系结构设计来了新的挑战。

多核或众核处理器的各个CPU核心需要进行存储器访问和数据共享，因此处理器硬件必须实现某种互连通信机制。目前主要的机制有两种：一种机制是基于共享高速缓存的结构，图1所示，所有的处理器核通过总线或交叉开关共享高速缓存，并存访问储器。其优点是核数少时简单高效，缺点是可扩展性差，当处理器核数增多时带宽受限。另一种机制是基于片上互连网络的结构，如图2所示，处理器核或多个处理器核构成的结点与存储控制器、I/O控制器通过片上互连网络连接，片上互连网络可以是环、网格等拓扑结构。这种机制的可扩展性好，缺点是硬件结构复杂，而且当处理器核数增多时，处理器访问存储存储器的距离因网络规模的扩大而增加，访存延迟受限。随着处理器核数的不断增加，如何平衡多核或众核处理器的带宽和延迟，并降低硬件设计的复杂度，成为一个设计挑战。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种区域自治的多核或众核处理器芯片，本发明访问本地存储器延迟低，访问全局存储器带宽高，针对一个区域的实例做设计实现，其他区域的实例可能通过复制、旋转或镜像得到，从而避免了在全芯片范围内做设计实现，从而降低了处理器硬件设计的复杂性，从而能够在保持处理器规模可扩展的前提下，兼顾带宽和延迟，并且降低硬件设计复杂性。

为了解决上述技术问题，本发明采用的技术方案为：

一种区域自治的多核或众核处理器芯片，包括n个处理器核构成的芯片本体，所述芯片本体被划分为m个区域，每个区域包含i个处理器核、j个存储器接口、k个I/O接口以及一个区域间互连接口，每个区域内部基于共享高速缓存或片上互连网络形成一个完备的共享存储系统，m个区域之间通过区域间互连接口构成全芯片，其中m、i、j、k均为大于或等于1的整数。

优选地，所述m个区域中至少一个存储器接口通过芯片引脚对外引出，使得全芯片存储器接口的数量为1～m*j之间，其中m为芯片本体被划分的区域总数量，j为每个区域包含的存储器接口的数量。

优选地，所述m个区域中至少一个I/O接口通过芯片引脚对外引出，使得全芯片I/O接口的数量为1～m*k之间，其中m为芯片本体被划分的区域总数量，k为每个区域包含的I/O接口的数量。