[发明专利]一种除法器及其运算方法、电子设备

说明书

本发明提供一种除法器及其运算方法、电子设备，涉及数字信号处理技术领域，用于解决常规除法器运算速度缓慢的问题。除法器，包括：数据预处理单元，用于读入初始除数和初始被除数，以获得N个除数倍数并输出，还用于输出被除数；除法运算单元，包括级联的P个除法运算子单元，除法运算子单元依次对应初始被除数的i位宽，除法运算子单元用于根据输入的N个除数倍数和被除数进行比较，获取i位宽的商和余数；还用于形成下一级除法运算子单元的被除数并输出；寄存单元，包括级联的P‑1个寄存器，寄存器用于将与寄存器连接的除法运算子单元输出的商和上一级寄存器输出的商进行位拼接并传输至下一级寄存器；输出单元，用于输出商。

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种除法器及其运算方法、电子设备。

背景技术

除法器是算术运算电路中最常用的电路之一，相比乘法与减法运算，除法运算实现的技术难度更大。现有的一些相关专利或者文献，所提及除法运算通常基于迭代运算的算法，即通过反复迭代的方式，这样一来，需要一组数据计算出结果后才能输入另一组数据，运算速度缓慢。

在需要除法运算的相关领域，例如数字图像处理、数字信号处理、数字通信等，往往对运算的实时性有很高要求，尤其在数字图像处理领域，常常要求单个时钟周期就要产生运算结果，而常规的基于迭代运算的除法器，则需要多周期运算才能够完成一次除法运算，无法连续运算，显然无法满足技术要求。

发明内容

本发明的实施例提供一种除法器及其运算方法、电子设备，用于解决常规的基于迭代运算的除法器，需要多周期运算才能够完成一次除法运算，且一次运算完成后才能进行下一次运算，运算速度缓慢的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种除法器，包括：数据预处理单元，用于读入初始除数和初始被除数，生成初始除数的M倍，M按从1～N逐级加一的方式取值，以获得N个除数倍数并输出，还用于输出被除数；其中，初始除数非零，M为整数，N＝2ⁱ-1，i为偶数；除法运算单元，包括级联的P个除法运算子单元，所述除法运算子单元依次对应初始被除数的i位宽，所述除法运算子单元用于根据输入的N个除数倍数和被除数进行比较，获取i位宽的商和余数；还用于将获取的余数向高一级移动i位宽与初始被除数的低一级i位宽位拼接以形成下一级除法运算子单元的被除数并输出；P＝2^j，j为自然数；寄存单元，包括级联的P-1个寄存器，除最后一级除法运算子单元外，每级除法运算子单元连接一个所述寄存器，所述寄存器用于将与所述寄存器连接的所述除法运算子单元输出的商和上一级寄存器输出的商进行位拼接并传输至下一级寄存器；输出单元，用于对最后一级除法运算子单元输出的商和最后一级寄存器输出的商进行位拼接并输出。