[发明专利]时钟树合成方法

说明书

本发明公开了一种时钟树合成方法，包含：决定一时钟单元的一驱动力；根据该驱动力决定对应该时钟单元的一保留空间；生成该时钟单元及该保留空间，其中该保留空间与该时钟单元相邻；在该保留空间中设置一去耦合电容充填单元，其中该去耦合电容充填单元的面积和/或电容值与该驱动力有关；以及固定该时钟单元的属性及该去耦合电容充填单元的属性。

技术领域

本发明是关于时钟树(clock tree)，尤其是关于时钟树合成方法。

背景技术

时钟树常见于现今的集成电路中，图1为习知电路布局的示意图，其中包含两个时钟树──时钟树112及时钟树122。时钟树112由多个时钟单元(clock cell)115构成，时钟树122由多个时钟单元125构成。一个时钟单元例如是一个反相器或是一个缓冲器(buffer)。时钟树112电连接锁相回路110，锁相回路110通过时钟树112将时钟提供给暂存器132及暂存器134。时钟树122电连接锁相回路120，锁相回路120通过时钟树122将时钟提供给暂存器136及暂存器138。逻辑电路140耦接于暂存器132及暂存器134之间，并且在两者之间形成数据路径。电路中还包含模拟电路150、记忆体160及输出/输入电路170等元件。为了简洁起见，图1中没有绘示模拟电路150、记忆体160及输出/输入电路170与其他元件之间的绕线。

时钟树合成之前包括版面规划(floorplan)及放置最佳化(placementoptimization)的步骤。版面规划指的是安排各元件的位置。放置最佳化指的是数据路径最佳化。因为随着制程的进步，多晶体(polycrystal)的宽度愈来愈小，所以当驱动力(driving strength)强的时钟单元聚集时可能会有电迁移(electro-migration)效应。再者，因为当晶片速度愈来愈快，亦即切换速率(toggle rate)愈高时，时钟单元会有更高的功耗，所以在电路设计上还需要考虑供电电压下降(IR drop)的问题。鉴于以上的考量，在安排时钟单元时会避免时钟单元过于接近，以降低电路无法通过电迁移测试及供电电压下降测试的机率。然而，即使在版面规划时已在时钟单元之间预留适当的间隔，但对应于该些间隔的参数，例如时钟单元间隔(clock cell spacing)，对物理实作工具(physicalimplementation tool)而言并非强制性的，换言之，该些参数为软性约束(softconstraint)而非硬性约束(hard constraint)，所以在时钟树合成后该些间隔可能变得过小，造成电路无法通过测试。

因此，有必要提出一种时钟树的合成方法，以确保在时钟树合成后时钟单元之间或时钟单元与其他元件之间有足够的间隔。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种时钟树合成方法，以提高电路通过电迁移测试及供电电压下降测试的机率。

本发明公开一种时钟树合成方法，包含：选取一时钟单元；为该时钟单元设定一保留余量；执行时钟树合成以生成该时钟单元及紧邻该时钟单元的一保留空间，其中该保留空间的大小对应该保留余量；在该保留空间中设置一去耦合电容充填单元，其中该去耦合电容充填单元的面积和/或电容值与该保留余量有关；以及固定该时钟单元的属性及该去耦合电容充填单元的属性。

本发明另公开一种时钟树合成方法，包含：决定一时钟单元的一驱动力；根据该驱动力决定对应该时钟单元的一保留空间；生成该时钟单元及该保留空间，其中该保留空间与该时钟单元相邻；在该保留空间中设置一去耦合电容充填单元，其中该去耦合电容充填单元的面积和/或电容值与该驱动力有关；以及固定该时钟单元的属性及该去耦合电容充填单元的属性。

本发明的时钟树合成方法能够确保在时钟树合成后(亦即时钟单元形成后)时钟单元与另一时钟单元之间或时钟单元与其他元件之间有足够的间隔空间。相较于传统技术，利用本发明的时钟树合成方法所形成的时钟树不易遭遇电迁移及供电电压下降等问题，因此可以更容易通过测试，亦可提升电路的寿命及稳定性。

有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。