[发明专利]同步多线程处理器

权利要求书

1.一种同步多线程处理器，其特征在于，包括：索引RAM、存储缓存器、数据高速缓存器以及至少两条流水线，其中：

所述至少两条流水线，分别与所述索引RAM、所述存储缓存器以及所述数据高速缓存器均连接，适于访问所述数据高速缓存器；每一条流水线对应一个独立的线程，且至少一条流水线为可中断流水线，至少一条流水线为非可中断流水线，其中：当所述非可中断流水线处于繁忙状态且同时检测到数据存储指令时，将所述数据存储指令发送至所述可中断流水线；所述可中断流水线适于在接收到数据存储指令时处于繁忙状态，则停止当前所执行的非数据存储指令，并执行所述数据存储指令。

2.如权利要求1所述的同步多线程处理器，其特征在于，还包括：与每一条流水线一一对应设置的分级缓存器组，其中：第i条流水线对应的分级缓存器组中的每一个分级缓存器，适于缓存所述第i条流水线执行相应指令时所对应的中间数据，1＜i≤N，N为流水线总数。

3.如权利要求2所述的同步多线程处理器，其特征在于，所述可中断流水线对应的分级缓存器组，还适于存储所述非可中断流水线执行相应指令时所对应的中间数据。

4.如权利要求3所述的同步多线程处理器，其特征在于，所述非可中断流水线在执行相应指令时对应的输出结果包括：所述非可中断流水线在执行相应指令时对应的中间数据，以及所述可中断流水线所存储的所述非可中断流水线执行相应指令时所对应的中间数据的合并结果。

5.如权利要求2所述的同步多线程处理器，其特征在于，所述可中断流水线对应的分级缓存器组包括：定时清除单元，适于在定时时长达到预设时长时，清除所述可中断流水线上的非加载指令。

6.如权利要求1所述的同步多线程处理器，其特征在于，所述可中断流水线，还适于在未执行操作指令且不存在缓存冲突时，监听外部请求。

7.如权利要求1所述的同步多线程处理器，其特征在于，还包括：仲裁单元，与所有流水线均耦接，适于当检测到任意两条流水线上的访问指令冲突时，对发生冲突的流水线上的访问指令进行排序，以使得所述发生冲突的流水线上的访问指令按顺序访问。

8.如权利要求1所述的同步多线程处理器，其特征在于，所述索引RAM与每一条流水线一一对应。

9.如权利要求1所述的同步多线程处理器，其特征在于，所述存储缓存器与每一条流水线一一对应。

10.如权利要求1～9任一项所述的同步多线程处理器，其特征在于，所有流水线均为支持同步多线程的流水线。