[发明专利]静电放电保护电路

说明书

本发明实施例涉及一种静电放电保护电路。一种静电放电ESD保护电路，其耦合于第一供电总线与第二供电总线之间。所述ESD保护电路包含：检测电路；上拉电路，其耦合到所述检测电路，所述上拉电路包括至少一第一n型晶体管；下拉电路，其耦合到所述上拉电路，所述下拉电路包括至少一第二n型晶体管；及旁通电路，其耦合到所述上拉电路及所述下拉电路，其中所述检测电路经配置以检测ESD事件是否存在于所述第一总线或所述第二总线上，以引起所述上拉电路及所述下拉电路选择性地启用所述旁通电路，来提供所述第一供电总线与所述第二供电总线之间的放电路径。

技术领域

本发明实施例涉及一种静电放电保护电路。

背景技术

静电放电(ESD)损害/应力已成为集成电路(IC)可靠性的重大关注。所述ESD应力可通过(例如)人类触摸、突然电浪涌等等诱发。再者，尽管互补式金属氧化物半导体(CMOS)技术已能够制造32纳米(nm)或更小尺度的装置，但这些缩小CMOS装置及对应变薄栅极介电层变得更易受ESD应力影响。就一通用工业标准而言，通常需要现代IC的输入及输出接针(或垫)维持值约为2000伏特(V)的人体模型ESD应力。据此而言，一般将一ESD保护电路放置于现代IC的输入及/或输出垫周围以保护IC免受ESD应力。

此外，需要IC在高电压电平或负电压电平下操作的应用(例如汽车相关应用、物联网(IoT)应用、生物相关应用、模拟电路应用等等)的数目已快速增加。为适应这些应用，一或多个级联ESD保护电路可实施于IC中以检测及免受ESD事件。常规地，级联ESD保护电路的各者可包含作为上拉电路的一部分的至少一p型装置(例如p型MOSFET)及作为下拉电路的一部分的n型装置(例如n型MOSFET)，其用于基于是否检测到ESD事件来选择性地分别接通及切断旁通ESD电路。另外，由于用于制造这一级联ESD保护电路的面积分配考虑，p型MOSFE通常需要在其内形成额外n型阱，且这一n型阱通常耦合到大体上高于标称操作电压(例如VDD)的电压电平。这一般会引起ESD保护电路的各种可靠性问题，例如(例如)导致p型MOSFET(即，上述上拉电路)崩溃等等的跨p型MOSFET的高电压降。

因此，需要提供一种可用于这种高电压电平及/或负电压电平应用中且不存在上述问题的ESD保护电路。

发明内容

本发明的一实施例揭露一种静电放电(ESD)保护电路，其耦合于第一供电总线与第二供电总线之间，所述ESD保护电路包括：检测电路；上拉电路，其耦合到所述检测电路，所述上拉电路包括至少一第一n型晶体管；下拉电路，其耦合到所述上拉电路，所述下拉电路包括至少一第二n型晶体管；及旁通电路，其耦合到所述上拉电路及所述下拉电路，其中所述检测电路经配置以检测ESD事件是否存在于所述第一总线或所述第二总线上以引起所述上拉电路及所述下拉电路选择性地启用所述旁通电路来提供所述第一供电总线与所述第二供电总线之间的放电路径。

本发明的一实施例揭露一种静电放电(ESD)保护电路，其耦合于第一供电总线与第二供电总线之间，所述ESD保护电路包括：检测电路，其包括在第一节点处彼此耦合的第一电阻器及电容器；上拉电路，其耦合到所述检测电路，所述上拉电路包括至少一第一n型晶体管；下拉电路，其耦合到所述上拉电路，所述下拉电路包括第二n型晶体管；及旁通电路，其耦合到所述上拉电路及所述下拉电路，其中所述检测电路经配置以检测ESD事件是否存在于所述第一总线或所述第二总线上以引起所述上拉电路及所述下拉电路选择性地启用所述旁通电路来提供所述第一供电总线与所述第二供电总线之间的放电路径。