[发明专利]一种普遍适用于LSI的IDDQ测试图形设计方法

说明书

本发明涉及LSI(内嵌CPU)筛选测试领域，提供了一种IDDQ测试图形设计方法。使用CPU(300)指令控制寄存器(301)以及存储器(302)，把其分别设置为DEFAULT、00、55、AA、FF状态，实现部分寄存器(301)、存储器(302)、组合电路A(304)的相关连线出现电位差异状态。使用CPU指令控制使组合电路A(304)工作，使不直接受CPU控制的寄存器(305)翻转到不同状态，实现寄存器(305)、组合电路B(306)相关连线(307)出现电位差异状态。从而实现高覆盖率IDDQ测试图形设计。在每种不同状态下使用CPU指令使芯片进入最低功耗模式后测试电源(308)电流。此方法在不追加电路设计及面积成本的前提下，实现IDDQ测试筛选，有效提高测试筛选覆盖率。可广泛用于高可靠性LSI筛选。

技术领域

本发明属于集成电路芯片的筛选测试领域。通过设计高覆盖率的测试图形配合最佳测试状态实现高效的IDDQ测试，进而提高筛选测试覆盖率。

背景技术

随着市场对半导体产品的质量需求提高，需要产业在筛选测试领域提高测试覆盖率。特别是针对高可靠性市场(车规级产品)，标准(如AECQ100)中明确希望引入IDDQ测试。业界传统做法是在电路中插入SCAN结构，在IDDQ电流测试时通过SCAN结构注入测试图形。这种方法最大的弊端是需要做专用测试设计，插链引入的面积成本很大。对于低成本芯片很难接受。本专利中使用的IDDQ测试图形生成方法使用芯片自身的电路结构，节省了测试电路面积成本。

IDDQ测试是通过检测LSI多个特定状态下的电流异常来筛选芯片的。IDDQ对特定状态是有需求的，特定状态决定了IDDQ的测试覆盖率。主要需求：

1.各个特定状态下，芯片内各节点的电位不同。主要能够覆盖IDDQ失效模型

2.在一个状态下，物理相邻的导线存在电位差。通过多个状态下构筑出更多的物理相邻的导线存在电位差。主要能够覆盖桥接失效模型

3.在测试电流时，需要芯片的功耗尽量的小，也就是模拟模块不工作，数字逻辑CLK不工作。这样缺陷造成的电流异常量在测试出来的电流中的比重更高，更容易发现。

而本发明通过CPU控制寄存器，满足上述三点要求，实现高覆盖率测试图形生成，从根本上解决了在不设计SCAN结构的情况下，IDDQ测试图形生成的问题。

发明内容

对于LSI(内嵌CPU)产品，在没有设计特殊测试结构(如SCAN)的基础上，很难引入IDDQ的测试来提升测试覆盖率。

本发明的方法是通过CPU指令控制寄存器生成符合IDDQ测试覆盖率需求的一系列测试图形。

图形生成部分全部使用软件控制CPU实现，方案描述如下：

第一个测试图形：芯片上电以后的状态就是一个天然的测试图形，只需要进入测试状态就可以。芯片无需针对IDDQ进行特殊的测试模式设计，只需在既有(用户)模式中进行选择。原则上要选择芯片功耗最低的模式，一般为SLEEP模式，注意在进入模式前，通过寄存器控制关闭尽可能多的模拟器件以便减少功耗。进入模式后就完成了第一个测试图形的设计，可以测试第一个IDDQ电流。

第二个测试图形：首先把LSI的所有受CPU控制的寄存器列表进行分析，剔除能够影响芯片状态的位(如控制模拟IP开关的寄存器)，其他所有寄存器通过CPU写入00’h。然后进入第一个图形相同的模式。就完成了第二个图形的设计，可以测试第二个IDDQ电流。

第三～五个测试图形：把第二个图形中写入00’h的寄存器分别写入55’h、AA’h、FF’h后，进入第一个图形相同的模式。就完成了第三～五个图形的设计，可以测试第三～五个IDDQ电流。