[发明专利]在物理接口总线上检查数据完整性时最大化频率的方法及数据存储设备

说明书

本申请公开了在物理接口总线上检查数据完整性时最大化频率的方法。本申请公开了一种数据存储设备，其包括控制器和存储器。该控制器包括主机接口和存储器接口。控制器以与主机接口相关联的第一频率通过存储器接口在存储器上执行第一操作以确定第一数据模式。控制器以第二频率通过存储器接口在存储器上执行读取操作以确定第二数据模式。控制器将第一频率改变预定量，直到第一频率等于具有低于预定概率的建立/保持违反的相关风险的最大操作频率。

技术领域

本公开总体涉及数据存储设备，并且更具体地涉及数据存储设备的组件之间的接口总线。

背景技术

在数据存储设备的运行期间，数据可以经由耦合控制器和存储器的数据总线在数据存储设备的控制器和存储器之间通信。例如，可以基于时钟信号的频率的传输速率向数据总线提供一个或多个数据值或者从数据总线接收一个或多个数据值。作为示例，响应于时钟信号的上升沿，可以从控制器向数据总线提供第一数据值。作为另一个例子，响应于时钟信号的下降沿，从数据总线接收第二数据值并将其存储在控制器中。

数据存储设备可以被设计为具有固定时钟频率，该固定时钟频率允许足够的建立和保持时间以实现集成电路(例如，控制器和非易失性存储器)之间的跨总线接口的数据的可靠传输和采样。典型地，相对于时钟频率提供大间隔以考虑在数据存储设备运行期间可能发生的最坏情况(例如，最坏情况硅处理速度、系统电压和系统温度(PVT)状况)。将时钟频率(例如，数据传输速率) 设置为固定值可以避免如果在这样的最坏情况下数据传输速率太高可能发生的错误。然而，通过基于最坏情况以时钟频率运行数据存储设备(例如，总线)，数据传输速率(例如，总线速度)可能显著低于总线的理论上的最大数据传输速率。

因此，本领域需要一种具有可调节时钟频率的数据存储设备。

发明内容

本公开总体上涉及一种包括控制器和存储器的数据存储设备。该控制器包括主机接口和存储器接口。控制器以与主机接口相关联的第一频率通过存储器接口在存储器上执行第一操作以确定第一数据模式。控制器以第二频率通过存储器接口在存储器上执行读取操作以确定第二数据模式。控制器将第一频率改变预定量，直到第一频率等于具有低于预定概率的建立/保持违反的相关风险的最大操作频率。

响应于第一模式等于第二模式，控制器将第一频率增加预定量。响应于第一模式不等于第二模式，控制器将第一频率减少预定量。预定量可以基于读取操作所需的建立和保持时间。预定量可以基于主机接口的工作电压、工作温度或负载的变化中的至少一个。

在一个实施例中，当第一频率等于最大操作频率时，控制器终止改变第一频率。改变第一频率可能发生在主机接口的空闲时间期间。改变第一频率可能发生在控制器完成服务中断之后的预定时间量。第二频率是一个低于最大操作频率的松弛频率。

在一个实施例中，第一操作是写入操作或读取操作。

附图说明

为了能够详细理解本公开的上述特征的方式，可以通过参考实施例来具有上面简要总结的本公开的更具体描述，其中一些在附图中示出。然而，需要注意的是，附图仅示出了本公开的典型实施例，并且因此不被认为是对其范围的限制，因为本公开可以允许其他等效实施例。

图1是包括控制器的数据存储系统的说明性示例的框图，该控制器包括接口定时调整引擎。

图2是包括多个数据存储系统的存储模块的说明性示例的框图，每个数据存储系统可以包括具有接口定时调整引擎的控制器。

图3是包括多个控制器的分级数据存储系统的说明性示例的框图，每个控制器可以包括接口定时调整引擎。

图4是示出包括控制器的数据存储系统的示例的框图，该控制器可以包括接口定时调整引擎。

图5是示出可耦合到控制器的非易失性存储器芯片的示例组件的框图，该控制器包括接口定时调整引擎。