[发明专利]分段式堆叠体中的三维NOR串阵列

说明书

半导体衬底上方形成的存储器结构包含两个或更多个模块，模块形成为上下叠置且由全局互连导体的层分开。每个存储器模块可以包含组织为NOR阵列串的存储器晶体管的三维阵列。存储器晶体管的每个三维阵列被提供垂直局部字线作为存储器晶体管的栅电极。由在存储器晶体管的三维阵列下方和上方的全局互连导体的层将这些垂直局部字线连接到半导体衬底中形成的电路。

相关申请的交叉引用

本申请涉及并要求2017年6月20日提交的题为“3-Dimensional NOR StringArrays in Segmented Stacks”的美国临时申请(“临时申请”)No.62/552,661的优先权。本申请涉及2016年8月26日提交的题为“Capacitive-Coupled Non-Volatile Thin-filmTransistor Strings in Three-Dimensional Arrays”的共同待决美国专利申请(“共同待决非临时申请”)No.15/248,420。该临时申请和该共同待决非临时申请由此通过引用以其整体并入本文。

技术领域

本发明涉及一种非易失性NOR型存储器串。特别地，本发明涉及形成三维半导体结构中的非易失性NOR型存储器串的制造工艺。

背景技术

在共同待决申请中，图2i，2i-1，2j，2k以及2k-1示出了三维存储器结构，其中NOR串由有源条的堆叠体形成，其中每个有源条由半导体材料的多个层形成。典型地，在这样的存储器结构中，可以存在4、8、16、32或更多个有源层。参见，例如，在共同待决非临时申请的图2i中(本文中重现为图1)，各自提供两个垂直堆叠的有源层202-6和202-7以形成多个NOR串。如图1中所示，有源层202-6和202-7中的每一个包含半导体层221-223。在大量有源层的情况下，所得的堆叠体可以非常的高，使得各向异性地蚀刻一直下至存储器结构的底部的窄沟槽是有挑战的，存储器结构的下面是半导体衬底，半导体衬底处通常形成支持电路(例如，感测放大器和解码器)。另外，所得的高且窄的堆叠体可能机械上不稳定，需要支撑支柱或结构。附加地，垂直局部字线(例如，图1中的字线208W-s和208W-a)—其形成在这些长且窄的沟槽内侧—呈现高电阻R和大RC时间常数，其延迟距全局字线208g-a和208g-s最远的寻址的存储器串的响应时间。

可以通过使用分段式堆叠体技术来缓解高且窄的各向异性地蚀刻的沟槽，分段式堆叠体技术在近年中在水平NAND串中使用。

在W.Kim等人在VLSI技术2009研讨会(2009Symposium on VLSI Tech.)中发表的技术论文文摘(Dig.Of technical papers)188-189页的文章“Multi-layered VerticalGate NAND Flash Overcoming Stacking Limit for Terabit Density Storage(“Kim”)中公开了分段式堆叠体技术的一个示例。然而，多层的NOR串，诸如共同待决非临时申请中示出的那些，要求与Kim的文章中的NAND串的互连方案不同的互连方案。

发明内容

根据本公开的一个实施例，半导体衬底上方形成的存储器结构包含两个或更多个模块，模块各自形成为上下叠置，由全局互连导体的层分开。每个存储器模块可以包含组织为NOR阵列串的存储器晶体管的三维阵列。存储器晶体管的每个三维阵列被提供垂直局部字线作为存储器晶体管的栅电极。这些垂直局部字线由存储器晶体管的三维阵列下方和上方的全局互连导体的层连接到半导体衬底中形成的电路。