[发明专利]用于闪存存储器系统的改进的感测放大器

说明书

用于闪存存储器系统的改进的感测放大器。本发明公开了在闪存存储器系统中使用的改进的低功率感测放大器。基准位线和选择的位线在有限周期期间被预充电并且消耗的功率有限。预充电电路可在配置过程期间进行修调，以进一步优化预充电操作期间的功率消耗。

技术领域

本发明公开了在闪存存储器系统中使用的改进的低功率感测放大器。

背景技术

闪存存储器系统是众所周知的。在典型的闪存存储器系统中，使用感测放大器从闪存存储器单元读取数据。

图1示出现有技术下的感测放大器100。感测放大器100包括选择的闪存存储器单元102，该闪存存储器单元为要读取的单元。感测放大器100还包括基准闪存存储器单元122，选择的闪存存储器单元102被与该基准闪存存储器单元进行比较。PMOS晶体管104，106，124和126以及NMOS晶体管108，110，112，128和130的布置如图所示。PMOS晶体管104由CASREF(列地址感测基准)控制，PMOS 106由SEN_B(感测放大器启用，低态有效)控制，NMOS晶体管108、112和128由ATD(地址转换检测，其检测接收到的地址中的变化)控制，并且NMOS晶体管110和130由激活BL(位线)的YMUX(Y多路复用器)控制。选择的闪存存储器单元102接收WL(字线)和SL(源极线)，基准存储器单元122接收SL(源极线)。比较器130接收两个输入，这两个输入直接与选择的闪存存储器单元102和基准存储器单元122消耗的电流相关，并且输出SOUT直接指示存储在选择的闪存存储器单元102中的数据值。

现有技术下的感测放大器100的一个缺点是存储器单元102及其相关电路消耗恒定的电流，这导致显著的功率消耗。另外，基准存储器单元122及其相关电路通常设在单独的读存储体中，而不设在选择的存储器单元102所处的读存储体中，这需要较大的模片区以及用于额外Y解码的更多功率消耗。而且CASREF信号还对噪音敏感，并且CASREF电路也会显著消耗待机电流。

图2、图3A和图3B描述了申请人先前设计的并且在2015年12月31日提交的题为“Low Power Sense Amplifier for a Flash Memory System”的中国专利申请201511030454.4中描述的改进的感测放大器200，其以引用方式并入本文。

参考图2，感测放大器200包括基准电路280和读取电路290。

基准电路280包括基准存储器单元206，NMOS晶体管202，204和220，PMOS晶体管212，基准位线208，电平移位器214，反相器218，以及NOR栅极216，全部按如图所示配置。NMOS晶体管202由ATD(地址转换检测)控制，NMOS晶体管204由YMUX(Y多路复用器)控制，NMOS晶体管220由BIAS信号控制。NOR栅极216接收ATD作为其输入之一。

读取电路290包括选择的存储器单元236，NMOS晶体管232，234和250，PMOS晶体管242，位线238，电平移位器244，反相器248，以及NOR栅极246，全部按如图所示配置。NMOS晶体管232由ATD(地址转换检测)控制，NMOS晶体管234由YMUX(Y多路复用器)控制，并且NMOS晶体管250由BIAS信号控制。NOR栅极246接收ATD作为其输入之一。因此，基准电路280与读取电路290相同，不同的是基准电路280包括基准存储器单元206，并且读取电路290包括选择的存储器单元236。