[发明专利]基于逻辑加密的逐次验证型安全扫描链装置和方法

说明书

本发明属于集成电路安全可测性设计领域，为在保障芯片的可观测性和可控制性的基础上增加身份识别与验证结构，逐次验证内部的密钥信息，提高扫描链的安全等级，大大降低芯片内部信息泄露的风险，本发明提出一种基于逻辑加密的逐次验证型安全扫描链装置，由密钥锁定模块Key、顺序使能模块FSM和扫描链三部分组成，密钥锁定模块Key监督电路进入测试模式时，逐次验证输入端SI输入的密钥是否正确，当输入正确的密钥信息时，扫描链被用来扫描输入以及扫描输出，顺序使能模块FSM则是当电路进入测试模式后，逐次使能每一级的密钥锁定模块进行密钥验证。本发明主要应用于集成电路设计、检测场合。

技术领域

本发明属于集成电路安全可测性设计领域，具体涉及一种基于逻辑加密的逐次验证型安全扫描链结构。

背景技术

随着半导体技术和计算机辅助设计的快速发展，单片集成电路的集成的功能越来越多，随之而来是电路的规模也越来越大。然而在芯片的设计与制造过程中，并不能完全保证设计与制造不存在缺陷问题。测试是保证芯片质量最重要的手段，是芯片设计与制造中的不可或缺的一环。为了保证芯片的性能与良率，通常在测试阶段来测试芯片是否存在功能漏洞、设计缺陷和制造故障(固定故障、桥接故障和延迟故障等)。随着电路规模的逐渐增大，单个芯片动辄上亿个晶体管，然而利用自动测试设备(ATE)来测试内部的所有功能的时间成本和人力成本成指数倍增加，这并不能迎合设计商提高上市时间与快速占有市场的目的。为了保证集成电路的质量和性能，需要测试者对电路的各个部分进行遍历性测试。但是，芯片的规模和面积呈指数增加，测试者很难定位和接触到芯片内部的每个节点，并发现每个节点是否存在缺陷与故障。

为了进一步提高芯片的测试效率，在芯片中加入一些内部测试电路，它利用测试输入序列来测试芯片的每个节点的变化情况，并将芯片内部某个节点的逻辑变化情况输出供测试者来分析判断芯片内部是否存在故障或缺陷。扫描链由于低面积开销，很好内部节点可测性与可控性等优点而成为一种常见的内部测试电路结构。测试者可以通过设置或者读取某个节点或者寄存器的变化情况，从而大大降低了测试时间和测试成本。

然而，扫描测试技术在提高芯片的测试效率的同时也可能给芯片带来潜在的安全问题。针对扫描链的高可控制性和可观测性，扫描链可能被恶意攻击者用来恶意攻击的可能性大幅增加。通过扫描链进行的扫描输入和扫描输出，直接设置或读取扫描链上寄存器的逻辑值。如果私密寄存器在扫描链上，恶意攻击者可以通过扫描链将这些私密寄存器的值以及中间运算结果等扫描输出，并对特定的输入和输出值进行逆向分析，从而窃取芯片内部的机密信息。(一)参考文献

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