[发明专利]一种纳米CMOS电路常开缺陷的快速容错方法

说明书

本发明公开的纳米CMOS电路常开缺陷的快速容错方法，利用纳米CMOS单元的连通域修改，将存在可用常开缺陷的单元从起各自连通域中标记移除，在与其他单元的连接中继续使用而不是舍弃该缺陷单元的方法，适当利用缺陷单元，提高单元利用率并减小映射面积。同时将纳米CMOS电路划分成若干较小规模阵列进行局部容错，简化容错的难度。再综合局部优化结果，采用禁忌搜索算法结合逃避准则对所提出的方法进行验证，以提高消除常连开缺陷的速度和容错映射的质量，加快纳米CMOS电路结构的实用化进程。本发明在提高单元利用率和映射成功率情况下，可快速消除常开缺陷对纳米CMOS电路逻辑功能的影响，从而有效解决纳米CMOS电路缺陷容错映射问题。

技术领域

本发明涉及一种纳米CMOS电路容错映射方法，具体是一种应用于集成电路领域的纳米CMOS电路常开缺陷的快速容错方法。

背景技术

随着生产制造工艺线宽的不断缩小，传统的硅基CMOS集成电路正迅速接近器件的物理极限，而生产制造成本的提高与微观量子效应使得传统技术难以满足当前发展的需求。近年来借助纳米电子学的长足发展，人们寄希望于新兴的纳米电子器件和相应的纳米电路来延续集成电路的发展，使电路有更高的集成密度和工作频率。

2005年Likharev和他的同事提出了结合CMOS与纳米连线层的CMOS/纳米线/分子混合(Cmos/nanowire/MOLecular hybrid，CMOL)的电路技术，被认为是延续摩尔定律的最有可能的后CMOS技术之一。由于其既具有CMOS丰富的逻辑功能，又有纳米技术的高集成密度，有望将现有集成电路的密度提高三个数量级以上。目前纳米CMOS电路结构已经成功应用到忆阻器设计的高速存储器和神经网络电路中。

纳米CMOS电路结构类似三明治的层叠结构。如图1所示的纳米CMOS单元结构剖面图中，由CMOS堆栈、接口引脚、两条互为垂直的输入输出纳米线和可编程纳米二极管组成纳米CMOS电路基本单元，纳米CMOS单元顺序排布组成纳米CMOS电路。其中，底层为CMOS反相器阵列，通过接口引脚与纳米线连接；中间层为多条平行的输入纳米线构成的输入纳米线层，与顶层输出纳米线层的各交叉点位置是可编程纳米二极管。每一根输入纳米线通过接口引脚将信号传递给CMOS堆栈中的反向器取反以后，再通过接口引脚和输出纳米线将信号传输出来。通过配置纳米二极管的开关状态，信号在输入纳米线上实现线或逻辑，在纳米CMOS电路中可以实现或非逻辑和非逻辑。为了保证在特定时间内一根纳米线只能与一个接口引脚连接，纳米线在生产时与CMOS堆栈有一个α倾角，同时周期性断裂，使得纳米CMOS电路中的任意一个单元只能与附近的有限M＝2r(r-1)-1个单元连接，这些单元组成了原始单元的连通域(connectivity domain)，其中r表示连通域半径，倾角α＝arctan(r-1)/r随r而变。纳米CMOS单元通过输出纳米线能够连接到的单元范围称之为输出连通域，输入纳米线能够连接到的单元范围称之为输入连通域。

对任意逻辑电路，可以通过逻辑变换转化为或非门实现的逻辑电路。进一步抽象为原始输入(primary input，PI)集合I，逻辑门(以下统称为“节点”)集合V，关联边集合E和原始输出(primary output，PO)集合O所构成的有向无环图G＝(I，V，E，O)。其中I包含PI与节点间的输入连接关系；E＝V*V，表示节点间的连接关系，其中由关联边连接的节点称为关联节点；O包含节点与PO之间的输出连接关系。此外，任意节点g_i根据自身的连接关系均有自己的扇入集合F_in(g_i)和扇出集合F_out(g_i)，扇入集合F_in(g_i)和扇出集合F_out(g_i)中的扇入扇出节点均为g_i的关联节点。