[发明专利]半导体器件与其制作方法

说明书

本申请提供了一种半导体器件与其制作方法。该制作方法包括：在衬底上设置至少一个具有凹槽的牺牲结构，牺牲结构包括沿远离衬底的方向上依次叠置设置的第一牺牲层和第二牺牲层；在凹槽中设置沟道材料，形成至少一个鳍；刻蚀去除第二牺牲层，使得鳍的部分侧壁和远离衬底的表面裸露；刻蚀去除鳍的部分，使得剩余的鳍包括沿远离衬底的方向上依次设置的牺牲部和鳍部，且牺牲部的部分和鳍部的部分在衬底的厚度方向上具有间隔；在至少牺牲部的裸露表面上设置绝缘材料，形成绝缘层，绝缘层至少充满牺牲部和鳍部之间的间隔。该制作方法制作得到电学性能较好的半导体器件。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。

背景技术

先进CMOS工艺制程进入14nm以下节点，目前，主流量产器件为到三维的鳍式场效应晶体管(3D Fin Field Effect Transisitor，简称3D Fin FET)，其沟道材料为单晶硅。

工艺制程进入5nm以下节点，公开文献中有用Si/GeSi堆叠外延，有然后去除牺牲层GeSi，进而留下硅沟道。

因此公开技术沟道材料依然主要是硅材料，为了提高沟道迁移率以提高器件性能变成业界一个重要的方向，如何在衬底上生长高迁移率且质量较好的沟道如Ge、GeSi或三五族化合的沟道，并且，控制缺陷晶格失配是一个亟待解决技术问题。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术难以制作出质量较高且迁移率较高的半导体器件的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：在衬底上设置至少一个具有凹槽的牺牲结构，上述牺牲结构包括沿远离上述衬底的方向上依次叠置设置的第一牺牲层和第二牺牲层；在上述凹槽中设置沟道材料，形成至少一个鳍；刻蚀去除上述第二牺牲层，使得上述鳍的部分侧壁和远离上述衬底的表面裸露；刻蚀去除上述鳍的部分，使得剩余的上述鳍包括沿远离上述衬底的方向上依次设置的牺牲部和鳍部，且上述牺牲部的部分和上述鳍部的部分在上述衬底的厚度方向上具有间隔；在至少上述牺牲部的裸露表面上设置绝缘材料，形成绝缘层，上述绝缘层至少充满上述牺牲部和上述鳍部之间的间隔。

进一步地，上述牺牲部和上述鳍部的形成过程包括：在上述第一牺牲层的裸露表面上以及上述鳍的裸露表面上设置第二保护层；刻蚀去除各上述鳍的两侧的部分区域中的部分上述第二保护层和部分上述第一牺牲层，使得上述鳍的侧壁至少依次被剩余的上述第一牺牲层和剩余的上述第二保护层覆盖；刻蚀去除上述部分区域中剩余的上述第一牺牲层；刻蚀去除上述鳍的裸露的侧壁对应的部分，形成上述间隔。

进一步地，上述绝缘层的设置过程包括：步骤B1，在上述衬底的裸露表面上以及上述牺牲部的裸露表面上设置绝缘材料，上述绝缘材料覆盖上述第二保护层；步骤B2，对上述步骤B1形成的结构进行平坦化处理；步骤B3，刻蚀去除部分上述绝缘材料和剩余的上述第二保护层，形成上述绝缘层。

进一步地，上述步骤B1中，采用高深宽比工艺或者原子层沉积法设置上述绝缘材料。

进一步地，上述绝缘材料包括二氧化硅和/或氮化硅；优选上述绝缘材料为二氧化硅，且上述步骤B3中，采用BOE刻蚀去除部分上述绝缘材料。

进一步地，形成具有上述凹槽的牺牲结构的过程包括：在衬底上设置牺牲结构；刻蚀去除部分上述牺牲结构，在至少上述牺牲结构中形成上述凹槽。

进一步地，上述凹槽形成的过程包括：刻蚀去除部分上述牺牲结构，形成多个预凹槽，上述预凹槽与上述衬底抵接；刻蚀去除上述预凹槽下方的部分上述衬底，使得上述衬底的111面裸露，形成上述凹槽。