[发明专利]远程原子操作指令

权利要求书

1.一种用于以原子方式且以弱排序执行指令的处理器，所述处理器包括：

取出电路系统，用于从代码存储设备中取出所述指令，所述指令包括操作码、源标识符和目的地标识符；

解码电路系统，用于对所取出指令进行解码；以及

调度电路，用于在系统中的多个电路当中选择用于执行所述指令的执行电路，所述调度电路进一步用于按照一定顺序相对于其他指令而乱序地调度对经解码指令的执行，所述一定顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项；

其中，所述执行电路用于按照一定顺序关于其他指令而乱序地执行所述经解码指令，所述一定顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项，其中，所述执行包括：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；以及将所述操作的结果写回到由所述目的地标识符标识的所述位置中。

2.如权利要求1所述的处理器，其中，所述执行电路是所述处理器内的一个或多个电路的一部分，所述处理器内的所述一个或多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对有待在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；以及用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器。

3.如权利要求1所述的处理器，其中，所述调度电路在所述多个电路当中选择所述执行电路，其中，所述多个电路中的至少一个生成指示测得的功率和性能状态的启发，并且其中，所述调度电路使用所述启发来选择所述位置。

4.如权利要求3所述的处理器，其中，所述多个电路进一步包括协处理器和硬件加速器中的至少一个。

5.如权利要求1至4中任一项所述的处理器，其中，所述指令进一步包括用于建议将选择所述多个电路中的哪个电路来执行所述经解码指令的提示，其中，所述提示包括以下各项之一：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。

6.如权利要求1至4中任一项所述的处理器，其中，所述指令是以下各项之一：整数加法、整数减法、整数饱和加法、带下限的整数减法、逻辑与、逻辑或、逻辑异或、浮点加法、浮点减法、更新到最小值、更新到最大值、带阈值的整数加法、带阈值的整数减法、整数交换并相加、交换、比较并交换、浮点交换并相加、更新到最小值以及更新到最大值。

7.一种以原子方式且以弱排序执行指令的方法，所述方法包括：

由取出电路系统从代码存储设备中取出所述指令，所述指令包括操作码、源标识符和目的地标识符；

由解码电路系统对所取出指令进行解码；

由调度电路在系统中的多个电路当中选择执行电路；

由所述调度电路按照一定顺序相对于其他指令而乱地序调度对经解码指令的执行，所述顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项；以及

由所述执行电路执行所述经解码指令以便：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；并且将所述操作的结果写回到所述位置中。

8.如权利要求7所述的方法，其中，所述执行电路是处理器内的一个或多个电路的一部分，所述处理器内的所述一个或多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；以及用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器。

9.如权利要求8所述的方法，其中，所述系统中的所述多个电路中的至少一个生成与测得的功率和性能有关的启发，并且其中，所述方法进一步包括由所述调度电路使用所生成的启发来通知其对所述执行电路的选择。