[发明专利]编程的方法及存储器系统

说明书

本发明揭露禁止对存储器阵列中未选定串的存储单元中的单元进行编程的同时对所述存储器阵列中的选定存储单元进行编程的方法及存储器系统。粗略来说，在预充电阶段中，在连接至被选定进行编程的字线但位于未选定串中的存储单元的通道中建立禁止电压。在后续的编程阶段中，选定串中的单元的通道被保持处于低电压，而未选定串中的单元的通道被容许浮置。对选定字线导体施加编程电压Vpgm，对不同于选定字线导体的第一字线导体施加第一通过电压VpassP1，且对第二字线导体施加第二通过电压VpassP。第一字线导体位于选定字线导体与第二字线导体之间，且Vpgm＞VpassP1＞VpassP。

技术领域

本发明是有关于一种用于高密度存储器装置的编程禁止方案。

背景技术

随着集成电路中的装置的临界尺寸缩小至一般存储单元技术的极限，设计者一直寻求用于叠层多个平面的存储单元以达成更大的存储容量且达成较低的每位成本(costper bit)的技术。举例而言，在莱(Lai)等人在于2006年12月11日至13日召开的IEEE国际电子装置会议(IEEE Int′l Electron Devices Meeting)中所作的「多层可叠层薄膜晶体管(TFT)反及型闪存(A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-TypeFlash Memory)」、以及在荣(Jung)等人在于2006年12月11日至13日召开的IEEE国际电子装置会议中所作的「在用于超过30奈米节点的ILD及TANOS结构上利用叠层单晶硅层的三维式叠层反及闪存技术(Three Dimensionally Stacked NAND Flash Memory TechnologyUsing Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node)」中将薄膜晶体管技术应用至电荷捕获存储器技术，上述期刊内容并入本文供参考。

在胜亦(Katsumate)等人在于2009年召开的2009技术论文VLSI技术摘要座谈会(2009 Symposium on VLSI Technology Digest of Technical Papers)上所作的「具有16个叠层层的管状BiCS闪存以及用于超高密度存储装置的多层式单元操作(Pipe-shapedBiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation forUltra High Density Storage Devices)」中阐述了另一种结构，所述结构在电荷捕获存储器技术中提供垂直反及单元，上述期刊内容并入本文供参考。在胜亦等人所作期刊中所述的结构包括垂直与非门，利用硅-氧化物-氮化物-氧化物-硅SONOS电荷捕获技术而在每一栅极/垂直通道接口处生成存储位点(storage site)。所述存储器结构是基于被排列作为用于与非门的垂直通道的半导体材料柱体，具有相邻于基底的下部选择栅极以及位于顶部的上部选择栅极。利用与所述柱体交叉的平面字线层形成多条水平字线，藉此在每一层处形成所谓的栅极全环单元(gate all around cell)。

图1是一行管状BiCS快闪单元(例如，在胜亦等人的发表物中所述)在字线层面的水平剖视图。所述结构包括具有中心核心110的柱15，中心核心110由半导体材料制成且贯穿字线层的叠层垂直延伸。核心110可具有由沉积技术产生的贯穿中间的接缝111。包括例如由氧化硅制成的第一层112、由氮化硅制成的层113、以及由氧化硅制成的第二层114的介电电荷捕获结构(被称为ONO)或另一多层介电电荷捕获结构环绕核心110。栅极全环字线被所述柱交叉。每一层处的柱的截头锥体与所述层处的栅极全环字线结构结合以形成存储单元。