[发明专利]数据拼接结构、方法及其片上实现

权利要求书

1.一种数据拼接结构，用于将输入的M位宽数据拼接成N位宽数据进行输出，其中N≥M，包括：

K个宽为M的缓存寄存器，其中M位宽的数据从K个缓存寄存器的尾端输入，以N位宽从所述K个缓存寄存器的首端输出，并且其中K＝ceil(N/M)+1，ceil表示向上取整；

指针寄存器，用于存储指示当前要读取的N位宽数据的起点的指针，其中所述指针的移动范围限于首段缓存寄存器内。

2.如权利要求1所述的结构，其中，每一个时钟节拍都有一个新的M位宽数据输入尾段缓存寄存器，并且所述K个缓存寄存器中的已有数据依次向首端前移一个缓存寄存器。

3.如权利要求2所述的结构，其中，仅在所述首段缓存寄存器内包含有效数据的时钟节拍下触发对位于所述K个缓存寄存器首端的N位宽数据的读取。

4.如权利要求3所述的结构，还包括：

首段缓存有效数据计数器，用于对所述首段缓存寄存器内包含的有效数据进行计数。

5.如权利要求4所述的结构，还包括：

全局缓存有效数据计数器，用于对所述K个缓存寄存器内包含的有效数据进行计数。

6.如权利要求5所述的结构，其中，在所述首段缓存有效数据计数器和所述全局缓存有效数据计数器的计数值相同且都为a的情况下，仅将读取的N位宽数据中的前a位的数据作为有效数据。

7.一种片上系统，包括经由总线连接的多个模块，其中在特定模块内部位宽大于或等于总线位宽的情况下，在所述特定模块和所述总线之间布置如权利要求1-6中任一项所述的数据拼接结构。

8.如权利要求7所述的系统，其中，所述特定模块包括用于神经网络计算推理的高并行度计算模块。

9.如权利要求7所述的系统，其中，所述片上系统由ASIC、FPGA或GPU实现。

10.如权利要求7所述的系统，其中，输入的M位宽数据包括从通道方向读取的特征图数据，并且在所述特定模块内部重排成N位宽数据。

11.一种数据拼接方法，用于将输入的M位宽数据拼接成N位宽数据进行输出，其中N≥M，包括：

将M位宽的数据从K个宽为M的缓存寄存器的尾端输入，用于以N位宽从所述K个缓存寄存器的首端输出，其中K＝ceil(N/M)+1，ceil表示向上取整；以及

基于移动范围限于首段缓存寄存器内且指示前要读取的N位宽数据的起点的指针，读取指针所示位置起的N位宽数据。

12.如权利要求11所述的方法，其中，将M位宽的数据从K个宽为M的缓存寄存器的尾端输入包括：

在每一个时钟节拍将一个新的M位宽数据输入尾段缓存寄存器，并使得所述K个缓存寄存器中的已有数据依次向首端前移一个缓存寄存器。

13.如权利要求12所述的方法，其中，读取指针所示位置起的N位宽数据包括：

仅在所述首段缓存寄存器内包含有效数据的时钟节拍下触发对位于所述K个缓存寄存器首端的N位宽数据的读取。

14.如权利要求13所述的方法，其中所述首段缓存寄存器内包含有效数据由首段缓存有效数据计数器进行计数。

15.如权利要求13所述的方法，读取指针所示位置起的N位宽数据包括：

在所述首段缓存寄存器内包含的有效数据与所述K个缓存寄存器内包含的有效数据计数值相同且都为a的情况下，仅将读取的N位宽数据中的前a位的数据作为有效数据。

16.如权利要求15所述的方法，其中所述K个缓存寄存器内包含的有效数据由全局缓存有效数据计数器进行计数。