[发明专利]延迟锁相环电路

说明书

本发明涉及一种延迟锁相环电路，涉及电子电路技术，该延迟锁相环电路包括一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号；以满足延迟锁相环的工作频率范围及动态性能指标的要求。

技术领域

本发明涉及一种电子电路技术，尤其涉及一种延迟电路。

背景技术

延迟锁相环(DLL)在需要延迟匹配的时钟树或者需要产生固定时钟相移的设计，如双倍速率同步动态随机存储器(DDR)，中应用广泛。压控延迟线电路作为延迟锁相环的核心模块，决定着延迟锁相环的工作频率范围及动态性能指标。

请参阅图1，图1为现有技术的压控延迟线电路的示意图。如图1所示，VC进入压控延迟线电路后转变为压控电流，然后将该电流经镜像电路110镜像后用于驱动反相器单元120。这种压控延迟线电路在较低频率或者延迟锁相环频率范围不大的情况下较为常用，但这种压控延迟线电路的镜像电路110由单个PMOS构成，反相器单元120由单个PMOS电流镜驱动，因此延迟锁相环输出波形的上升沿和下降沿难以匹配，且输出波形并非满幅，因此在较高频率或频率范围跨度较大的延迟锁相环设计中比较局限，尤其在对延迟锁相环输出波形的占空比要求高的延迟锁相环设计中，无法使用。

因此在电子电路设计中，需要设计一种压控延迟线电路以满足延迟锁相环的工作频率范围及动态性能指标的要求。

发明内容

本发明的目的在于提供一种延迟锁相环电路，以满足延迟锁相环的工作频率范围及动态性能指标的要求。

本发明提供的延迟锁相环电路，包括：一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号。

更进一步的，所述第一延迟单元包

括一第一延迟时间控制单元，所述第一延迟时间控制单元包括一第一开关电容单元和一第二开关电容单元，所述第一开关电容单元包括第一NMOS管和第二NMOS管，所述第二开关电容单元包括第三NMOS管和第一PMOS管，所述第三NMOS管的源极连接所述第一NMOS管的漏极，所述第三NMOS管的漏极接所述第一PMOS管的栅极，所述第一PMOS管的源极与漏极连接，所述第一NMOS管的源极接所述第二NMOS管的栅极，所述第二NMOS管的源极与漏极连接，所述第一NMOS管和所述第三NMOS管的栅极接收所述电压控制信号。

更进一步的，所述第一延迟单元还

包括一第一反相器，所述第一反相器包括第二PMOS管和第四NMOS管，所述第二PMOS管的漏极连接所述第四NMOS管的漏极，所述第二PMOS管的栅极和所述第四NMOS管的栅极连接以接收一方波输入信号，构成一所述压控延迟线单元的输入端，所述第二PMOS管的源极连接一直流母线，所述第四NMOS管的源极连接一接地端，所述第二PMOS管与所述第四NMOS管的共节点连接所述第三NMOS管与所述第一NMOS管的共节点。

更进一步的，所述第一PMOS管的源极与漏极连接所述直流母线，所述第二NMOS管的源极与漏极连接所述接地端。