[发明专利]包括纳米线的器件与其制作方法

说明书

本申请提供了一种包括纳米线的器件与其制作方法。该制作方法包括：步骤S1，提供具有凹槽的基底；步骤S2，在凹槽中填充绝缘材料，形成绝缘部，凹槽与绝缘部一一对应；步骤S3，刻蚀去除绝缘部两侧的基底的部分，剩余的且位于绝缘部两侧壁上的基底形成多个堆叠的纳米线，剩余的除纳米线之外的基底形成第一基底本体，绝缘部位于第一基底本体的表面上。上述的制作方法形成的纳米线的晶格比较完美，器件的性能较好；并且，该制作方法中，纳米线附着在绝缘部上，即绝缘部为纳米线提供了支撑，使得该纳米线可以做得很长且很细，不会发生断裂问题，且可以实现纳米线的高密度。

技术领域

本申请涉及半导体领域，具体而言，涉及一种包括纳米线的器件与其制作方法。

背景技术

在先进CMOS制造中，纳米线沟道与环栅结合的方式成为解决5nm以下制程的热点技术：

一种方法是：采用外延生长的方式在衬底上生长出Si/GeSi的叠层，然后通过选择性腐蚀其中的GeSi留下Si的纳米线。其优点为工艺与FinFet工艺类似，但局限性为外延工艺的晶格缺陷要多于体硅，尤其是多层交替外延后比较难以保证外延层的晶格完美无缺，因此器件性能会受到影响。

另外一种为：采用直接刻蚀衬底硅的方法(各向异性刻蚀与各向同性刻蚀交替)形成凸凹侧壁的硅条，再采用氧化的方法来形成彼此独立的纳米线，该方法直接用衬底硅作为纳米线沟道，避免了外延工艺引入的缺陷，但其局限在于纳米线缺乏支撑，其强度较弱，无法做直径很细或者很密集的纳米线堆积，并且，纳米线在工艺制程中容易发生断裂等损坏问题。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种包括纳米线的器件与其制作方法，以解决现有技术无法制作得到较长、较细且缺陷较少的纳米线的问题。

为了实现上述目的，根据本申请的一个方面，提供了种包括纳米线的器件的制作方法，该制作方法包括：步骤S1，提供具有凹槽的基底；步骤S2，在上述凹槽中填充绝缘材料，形成绝缘部，上述凹槽与上述绝缘部一一对应；步骤S3，刻蚀去除上述绝缘部两侧的上述基底的部分，剩余的且位于上述绝缘部两侧壁上的上述基底形成多个堆叠的纳米线，剩余的除上述纳米线之外的上述基底形成第一基底本体，上述绝缘部位于上述第一基底本体的表面上。

进一步地，上述步骤S3包括：步骤S31，对步骤S2形成的结构进行各向异性刻蚀，形成第一预纳米线；步骤S32，对上述第一预纳米线进行各向同性刻蚀，形成第二预纳米线；步骤S33，依次重复执行上述步骤S31和上述步骤S32多次，形成多个堆叠的上述第二预纳米线，上述第二预纳米线的至少部分为上述纳米线。

进一步地，步骤S34，采用热氧化法将各上述第二预纳米线的远离上述绝缘部的部分氧化为第一介质部，采用热氧化法将上述第一基底本体的靠近上述绝缘部的部分氧化为第二介质部，上述第一介质部和上述第二介质部形成第一介质层，剩余的上述第二预纳米线为上述纳米线，剩余的上述第一基底本体为第二基底本体。

进一步地，上述制作方法还包括：步骤S4，在各上述纳米线的一端区域形成源区，另一端区域形成漏区，剩余的上述纳米线为纳米线本体；步骤S5，在上述第一介质层的裸露表面上设置栅极材料，形成栅极。

进一步地，在上述步骤S4和上述步骤S5之间，上述制作方法还包括：去除上述第一介质部，在各上述纳米线的远离上述绝缘部的表面上设置第二介质层，上述第二介质层为高K介质层，上述栅极形成在上述第一介质部的裸露表面上且与上述第二介质层的裸露表面接触。

根据本申请的另一方面，提供了一种包括纳米线的器件，该器件包括：基底，包括第一基底本体和多个堆叠的纳米线，多个堆叠的纳米线位于上述第一基底本体的表面上；绝缘部，位于上述第一基底本体的表面上，各上述纳米线位于上述绝缘部的侧壁上。