[发明专利]运用于双倍数据率存储器系统的先进先出电路

权利要求书

1.一种先进先出电路，连接于一存储器控制器与一实体层电路之间，该先进先出电路包括：

一指标产生器，接收该存储器控制器所输出的一第一重置信号与一延迟信号，其中于该第一重置信号解主张后，该指标产生器根据一第一参考时钟产生一写入指标，且该指标产生器根据一第二参考时钟与该延迟信号产生一读取指标；以及

一先进先出缓冲器，根据该第一参考时钟以及该写入指标，将一输入数据存储至该先进先出缓冲器，并根据该第二参考时钟以及该读取指标来产生一输出数据；

其中该指标产生器包括：

一控制电路接收该第一重置信号与该延迟信号，其中当该第一重置信号解主张后，该控制电路先解主张一第二重置信号，之后再根据该延迟信号来解主张一第三重置信号；

一第一环计数器，接收该第二重置信号与该第一参考时钟，其中当该第二重置信号解主张时，该第一环计数器根据该第一参考时钟产生计数值做为该写入指标；以及

一第二环计数器，接收该第三重置信号与该第二参考时钟，其中当该第三重置信号解主张时，该第二环计数器根据该第二参考时钟产生计数值做为该读取指标。

2.如权利要求1所述的先进先出电路，其中该控制电路包括：

一第一D型触发器，具有一输入端接收一第一电平，一时钟端接收该第一参考时钟，一重置端接收该第一重置信号；

一第二D型触发器，具有一输入端连接至该第一D型触发器的一输出端，一时钟端接收该第一参考时钟，一重置端接收该第一重置信号；

一第三D型触发器，具有一输入端接收该第一电平，一时钟端接收该第一参考时钟，一重置端连接至该第二D型触发器的一输出端；

一第四D型触发器，具有一输入端连接至该第三D型触发器的一输出端，一时钟端接收该第一参考时钟，一重置端连接至该第二D型触发器的该输出端；

一第五D型触发器，具有一输入端连接至该第四D型触发器的一输出端，一时钟端接收该第一参考时钟，一重置端连接至该第二D型触发器的该输出端，以及一输出端产生该第二重置信号；

一第六D型触发器，具有一输入端接收该第一电平，一时钟端接收该第二参考时钟，一重置端连接至该第二D型触发器的该输出端；

一第七D型触发器，具有一输入端连接至该第六D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第二D型触发器的该输出端；

一第八D型触发器，具有一输入端接收该第一电平，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的一输出端；

一第九D型触发器，具有一输入端连接至该第八D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端；

一第十D型触发器，具有一输入端连接至该第九D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端；

一第十一D型触发器，具有一输入端连接至该第十D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端；

一多工器，具有四输入端连接至该第八D型触发器的该输出端、该第九D型触发器的该输出端、该第十D型触发器的该输出端与该第十一D型触发器的一输出端；以及

一第十二D型触发器，具有一输入端连接至该多工器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端，以及一输出端产生该第三重置信号。