[发明专利]一种抗SEU加固的存储结构

说明书

本发明公开了一种抗SEU加固的存储结构，存储节点D设置于所述第一支路上，存储节点A设置于第二支路上，存储节点B设置于第三支路上，存储节点C设置于所述第四支路上，第一支路通过所述存储节点D分别与第二支路和第四支路相连接，第二支路通过存储节点A分别与第一支路和第三支路相连接，第三支路通过存储节点B分别与第二支路和第四支路相连接，第四支路通过节存储点C分别与第一支路和第三支路相连接。本发明在Quatro设计的基础上增加了栅极接地的两个NMOS管，利用电阻分压原理降低了敏感节点A和B受单粒子效应的影响程度，增加抗SEU的性能，加上相应的外围电路，可以作为SRAM或者触发器使用。

技术领域

本发明涉及一种抗SEU加固的存储结构，属于锁存器抗单粒子翻转(SEU)加固设计技术领域。

背景技术

航天器运行所处的外太空，存在着极为恶劣的辐射环境。芯片受到太空中辐射环境的影响，极易产生单粒子效应造成芯片存储器（如锁存器等）的数据发生翻转，这种错误被称为单粒子翻转（SEU）。随着现代生产工艺的持续向前的发展，辐射环境对于深亚微米，纳米工艺尺寸的存储单元电路的影响越来越大，导致电路对单粒子效应越来越敏感。

传统存储单元的基本结构为一对背靠背的反相器，通过正向反馈相互连接，具有两个互补的存储节点A和A’。假设节点A逻辑电平为0，则A’逻辑电平为1。如果节点A’受到打击翻转成0，则节点A有可能因此翻转成1，从而A和A’两个节点的逻辑电平值发生错误。

随着我国航空航天的快速发展，对高稳定性、能够抗辐照的芯片提出了迫切的技术需求。不仅如此，商用产品在地面关键应用中对抗单粒子效应的性能也提出了更高的指标要求。

发明内容

为了克服现有技术的缺陷，本发明提出一种抗SEU加固的存储结构，基于Quatro结构，将两个关断的晶体管（即电阻）放置在Quatro结构的两条拉高路径上，降低了节点A和B的敏感程度，结构紧凑，节约面积。

为达到上述目的，本发明的技术方案是这样实现的：

一种抗SEU加固的存储结构，包括第一支路、第二支路、第三支路、第四支路、存储节点D、存储节点A、存储节点B、存储节点C、翻转参考节点AU、翻转参考节点BU，所述第一支路包括PMOS管P1和NMOS管N1，所述PMOS管P1的源极与电源相连， 所述PMOS管P1的漏极连接NMOS管N1的漏极于存储节点D， 所述NMOS管N1的源极接地，所述PMOS管P1的栅极与存储节点C相连， 所述NMOS管N1的栅极与存储节点A相连接；所述第二支路包括PMOS管P2、NMOS管N5、NMOS管N2，所述PMOS管P2的源极与电源相连接，PMOS管P2的漏极连接NMOS管N5的源极于翻转参考节点AU，NMOS管N5的漏极与NMOS管N2的漏极相连于存储节点A， NMOS管N2的源极接地，所述PMOS管P2的栅极与存储节点D相连，所述NMOS管N5的栅极接地，所述NMOS管N2的栅极与存储节点B相连；所述第三支路包括PMOS管P3、NMOS管N6和NMOS管N3，所述PMOS管P3的源极与电源相连，所述PMOS管P3的漏极与NMOS管N6的源极连接于翻转参考节点BU， 所述NMOS管N6的漏极与NMOS管N3的漏极连接于存储节点B， 所述NMOS管N3的源极接地，所述PMOS管P3的栅极与存储节点C相连，所述NMOS管N6的栅极接地，所述NMOS管N3的栅极与存储节点A相连接；所述第四支路包括PMOS管P4和NMOS管N4，所述PMOS管P4的源极接电源， PMOS管P4的漏极连接NMOS管N4的漏极于存储节点C， NMOS管N4的源极接地，所述PMOS管P4的栅极与存储节点D相连，所述NMOS管N4的栅极与存储节点B相连。

有益效果：本发明提供一种抗SEU加固的存储结构，在Quatro设计的基础上增加了栅极接地的两个NMOS管，利用电阻分压原理降低了敏感节点A和B受单粒子效应的影响程度，增加抗SEU的性能。加上相应的外围电路，可以作为SRAM或者触发器使用。

附图说明