[发明专利]一种基于贪婪式算法的多通道DDR控制器

说明书

本发明提供了基于贪婪式算法的多通道DDR控制器，与外部总线通信连接，所述控制器包括：分布式控制器、访存请求调度器以及存储颗粒，所述存储颗粒提供数据通道，分布式控制器与数据通道一一对应连接，各分布式控制器通过连接到同一个访存请求调度器与外部总线进行交互；访存请求调度器对总线上发起的访存请求按贪婪式调度算法进行重排序，再将所述访存请求分配到空闲的数据通道上执行。有益效果：能够减少处理同一请求序列所需要的总的时间，进而提高多通道DDR的访存性能。

技术领域

本发明涉及多通道控制器领域，尤其涉及一种基于贪婪式算法的多通道DDR控制器。

背景技术

随着计算机科学技术的发展，半导体工艺水平不断提高，微处理器和存储器的性能都有了很大的提升。然而，由图1可见，相比较于微处理器的提升幅度，存储器的速度提高的很慢，两者发展速度的不匹配，已经成为制约计算机整体性能的一大重要因素。因此，业界发明出了各种方法来缓解片外访存的压力，比如常见的Cache，SPM（Scratch PadMemory）缓存技术等等，片外存储大多为双倍速率同步动态随机存储器（Double Data RateSynchronous Dynamic Random Access Memory, DDR SDRAM）。嵌入式平台为降低功耗多数使用低功耗DDR（Low-Power DDR SDRAM，LPDDR）。当处理器访问的数据不在缓存中时，DDR控制器会依照访存地址将片外存储数据移至片内缓存中，利用缓存降低CPU或者MPU（MicroProcessor Uint）的访存次数，来间接的降低片外访存压力。

然而，Cache、SPM等缓存技术，本质上是利用局部性原理在SoC（System on Chip）中分级存放缓存数据，但是芯片面积、功耗及商业成本等等问题致使SoC中无法大面积使用缓存技术，所以尽管现有的缓存技术减轻了部分片外访存压力，瓶颈仍然存在。加上操作系统多线程技术和硬件多核技术的出现，CPU缓存命中率下降，片外访存存压力逐渐升高，以及SoC内部GPU，LCDC（LCD Controller）等访存对象共享片外存储，使得芯片有效访存带宽更加供不应求。

面对访存性能瓶颈，除了提升制造工艺，许多研究工作都是通过优化DDR控制器调度来提升有效访存带宽。通常，DDR控制器的结构可以抽象为四个部分：调度端口、请求队列、地址映射和命令队列，如图2所示，访存请求经过仲裁器进入请求队列，通过地址映射分解成相应的命令并贮存在命令队列中，命令调度器经过筛选，选择优先级最高的命令进行发送。

虽然针对访存调度的研究成果显著，但由于高性能移动智能终端对访存性能的要求也越来越高。传统针对单通道DDR控制器研究很难解决当前问题，所以近年来研究中开始衍生出利用多通道DDR控制器代替原有单通道DDR控制器的设计理念。在20实际90年代，多通道片外存储系统概念就已经诞生，如今也已广泛地应用在产品之中。多通道存储系统之所以能够大幅度提升访存性能，实质是增加数据总线位宽，在不改变Burst传输长度情况下增大数据吞吐量，相较于单通道，多通道优势在于可并行访问更多DDR颗粒。

片外存储中，多通道概念通常有两种，一种是物理多通道，另一种是逻辑通道，二者区别如图3。物理通道可理解为存储颗粒端所提供数据通道，用于标明可被独立单独访问的存储颗粒组。逻辑通道可理解为控制器端所提供数据通道，其决定了每次传输的数据量。

对多通道DDR控制器的优化研究，是目前提升多通道DDR访存性能的重要途径之一。

发明内容

为了有效降低访存请求在请求队列中的等待时间，提高访存效率，进而从整体上提升多通道DDR系统性能，本发明提供一种针对物理多通道的基于贪婪式算法的多通道DDR控制器，增加了一个访存请求调度器，将请求队列、地址映射、命令队列三个部分包含在内，同时增加了针对请求的调度，具体通过以下技术方案实现：