[发明专利]柱状电容器阵列结构及制备方法

说明书

本发明提供一种柱状电容器阵列结构及其制备方法，制备方法包括：提供半导体衬底，包括若干个接触焊盘；形成牺牲层，包括交替叠置的第一材料层及第二材料层；刻蚀牺牲层，以形成电容孔，电容孔具有波纹状或锯齿状侧壁；形成填孔下电极，上表面分离的显露在牺牲层中；沉积平面式支架支撑层，打开平面式支架支撑层，并去除牺牲层；形成电容介质层及上电极层；形成上电极填充体。本发明可以将电容尺寸进一步缩小，相邻电容之间具有较大剩余空间，形成侧壁呈波纹状或锯齿状的柱状下电极，可以增加电容的表面积，提高电容能力，适应尺寸微缩，形成平面式支架支撑层，可以制备需要厚度的支撑层，具有高宽比优势，提高支撑强度，简化制备工艺及器件结构。

技术领域

本发明属于集成电路技术领域，特别是涉及一种柱状电容器阵列结构及制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在20nm以下的DRAM制程中，DRAM大多采用堆栈式的电容构造，其电容器(Capacitor)是垂直的高深宽比的圆柱体形状。

目前，如图1所示，双面电容结构包括衬底11、接触焊盘12、下电极层13、电容介质层14以及上电极层15，其中，Cylinder双面电容为目前主要业界技术，在阵列区域圆柱形的深洞中底部和侧壁上沉积下电极材料，再以每三个深洞为基本单元，在其中心上方开孔将连接的下电极隔开，形成以SiN为支撑层的试管架结构，在深洞内沉积high k电介质材料(高电介质材料)及上电极材料随着工艺技术节点尺寸的降低，该项电容制作方案在工艺上难以实现，现有的制作电容的技术方法中，电容尺寸的缩小会带来技术上的困难以及其存储电荷能力的降低，因此，pillar电容(柱状电容)制作为未来发展方向，然而，现有Pillar电容存在电极板表面积较低的缺陷，做到更大的深宽比存在着较大的技术难度，同时，高深宽比的电容器的支撑也是业内亟待解决的问题。

因此，如何提供一种柱状电容器阵列结构及制备方法，以解决现有技术中电容之间剩余空间较小、尺寸收缩性小以及电容相对表面积小、支撑结构复杂等问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种柱状电容器阵列结构及制备方法，用于解决现有技术中电容之间剩余空间较小、尺寸收缩性小以及电容相对表面积小、支撑结构复杂等问题。

为实现上述目的及其他相关目的，本发明提供一种柱状电容器阵列结构的制备方法，包括如下步骤：

1)提供一半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；

2)于所述半导体衬底上形成牺牲层，所述牺牲层包括交替叠置的第一材料层及第二材料层，在预设刻蚀条件下，所述第一材料层的刻蚀速率大于所述第二材料层的刻蚀速率；

3)图形化所述牺牲层以形成电容孔，其中，所述电容孔显露所述接触焊盘，且所述电容孔具有波纹状或锯齿状侧壁，侧向往所述第一材料层凹入；

4)填充各所述电容孔以形成填孔下电极，且所述填孔下电极的上表面分离的显露在所述牺牲层中，所述填孔下电极的下表面接合至对应的所述接触焊盘；

5)于步骤4)得到的结构的表面沉积一平面式支架支撑层，且所述平面式支架支撑层覆盖所述填孔下电极的上表面并与及所述填孔下电极周围的所述牺牲层机械连接；

6)于所述平面式支架支撑层上形成至少一个开口，以打开所述平面式支架支撑层，并基于所述开口去除所述牺牲层；

7)于步骤6)得到的结构的表面形成电容介质层，并于所述电容介质层的表面形成上电极层；以及

8)于所述上电极层的表面形成上电极填充体，且所述上电极填充体填充于相邻所述上电极层之间的间隙，并与所述上电极层电连接。