[发明专利]半导体器件及其制造方法

说明书

本申请提供一种半导体器件及其制造方法，包括：在衬底上依次形成缓冲层和势垒层，其中，所述缓冲层与所述势垒层之间形成有二维电子气；刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽，并在所述沟槽上形成掺杂层；在所述势垒层与所述掺杂层上形成钝化层，并对所述钝化层进行刻蚀，暴露出部分势垒层，所述部分势垒层与所述掺杂层相接触；将所述离子掺杂到与所述部分势垒层相接触的部分缓冲层中。上述半导体器件及其制造方法，通过对部分缓冲层进行离子掺杂，减少二维电子气与掺杂层之间的接触电阻，从而减少器件的导通电阻。

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体器件及其制造方法。

背景技术

作为第三代半导体材料的代表，氮化镓(GaN)具有许多优良的特性，高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等。基于氮化镓的第三代半导体器件，如高电子迁移率晶体管(HEMT)、异质结构场效应晶体管(HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。

对于HEMT或者HFET器件而言，从源极到漏极的沟道导通主要通过氮化镓铝(AlGaN)和GaN界面处的二维电子气(2DEG)来实现。但由于AlGaN与GaN均接近于绝缘体，具有较大的接触电阻，导致了整个器件的导通电阻较大，限制了器件的使用范围。

发明内容

基于此，有必要提供一种半导体器件及其制造方法，以减少接触电阻而大幅减少导通电阻。

本申请提供一种半导体器件制造方法，包括：

在衬底上依次形成缓冲层和势垒层，其中，所述缓冲层与所述势垒层之间形成有二维电子气；

刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽，并在所述沟槽上形成掺杂层；

在所述势垒层与所述掺杂层上形成钝化层，并对所述钝化层进行刻蚀，暴露出部分势垒层，所述部分势垒层与所述掺杂层相接触；

将所述离子掺杂到与所述部分势垒层相接触的部分缓冲层中。

可选的，在所述势垒层与所述掺杂层上形成钝化层之后的步骤包括：对所述钝化层进行刻蚀之后，还暴露出部分掺杂层，所述暴露出的部分势垒层与所述部分掺杂层相接触；

将离子注入到所述部分掺杂层和与所述部分势垒层相接触的部分缓冲层中。

可选的，所述刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽的步骤包括：

在所述势垒层上依次形成绝缘电介质层和掩膜层；

在所述掩膜层上形成对应所述源极区域和漏极区域的欧姆接触区；

对所述欧姆接触区内的势垒层和缓冲层进行刻蚀。

可选的，所述掺杂层为n型掺杂层。

可选的，所述在一个所述掺杂层上形成源极，在另一所述掺杂层上形成漏极，所述势垒层上形成栅极。

可选的，所述离子是n型硅离子或者是n型硅离子与n型氧离子的混合离子。

可选的，所述掺杂层的离子掺杂浓度大于2×10¹⁹cm^-3。

相应的，本申请还提供一种半导体器件，包括：

衬底；

依次位于所述衬底上缓冲层和势垒层；

刻蚀所述势垒层源极区域和漏极区域形成的沟槽，；

位于所述沟槽内并与所述势垒层接触的掺杂层；