[发明专利]一种具有载流子存储区的沟槽栅器件及其制造方法

说明书

本发明公开了一种具有载流子存储区的沟槽栅器件结构及其制造方法，该沟槽栅器件结构，包括半导体衬底或外延层，所述半导体衬底或外延层表面向下延伸设置有一组沟槽栅，所述沟槽栅的外侧设置有第一掺杂区域，第一掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型且呈横向与纵向梯度分布、具有载流子存储作用的第一类掺杂半导体，该结构有利于更多载流子在此处存储，从而可以降低导通电阻与饱和压降。还公开了该沟槽栅器件结构的制造方法，该方法能够改善现有方法加工难度大及造价高的问题。可广泛应用于功率器件的生产加工领域。

技术领域

本发明涉及功率器件领域，尤其涉及一种具有载流子存储区的沟槽栅器件结构及其制造方法。

背景技术

为了缩小功率器件的尺寸，改善功率器件的性能，沟槽栅结构被引入到功率器件中。如沟槽栅金属氧化物半导体场效应晶体管(Trench MOSFET)、沟槽型绝缘栅双极晶体管(Trench IGBT)、沟槽栅MOS控制晶闸管(Trench MCT)等类似器件。沟槽栅技术引入器件，与平面栅器件比较，由于消除了颈区电阻，同时大幅度缩小了器件由栅和两栅之间区域构成的元胞的尺寸，提高了器件的电流密度，因而可以获得更低的导通电阻和饱和压降。

但是，元胞尺寸的缩小增大了器件沟道的密度，过高的沟道密度会带来更大的短路电流，更窄的器件短路安全工作区，同时也会增大器件的关断损耗，因此在设计时可适当增大元胞尺寸降低元胞密度。另一方面，对于如传统的N沟道沟槽栅IGBT器件，载流子浓度在衬底或外延层漂移区(对应本专利所述衬底或外延层100)内从集电极到发射极一侧靠近P-阱区(对应本发明专利所述第二掺杂区112)的边界快速降低到零，这增大了器件的导通电阻和饱和压降。为此，在邻近P-阱区下的漂移区内引入具有载流子存储效应的掺杂浓度更高的N型层，可提升P-阱区附近漂移区内载流子的浓度，在元胞密度降低时获得更低的导通电阻和饱和压降。

已公开的带有载流子存储区的沟槽栅器件有：在P-阱区下漂移区引入一层具有载流子存储效果的N型层的沟槽栅器件结构(NAKAMURA H, NAKAMURA K,KUSUNOKI S,et al.,Wide Cell Pitch 1200V NPT CSTBTs with Short Circuit Ruggedness[C].ISPSD2001)；在P-阱区下方引入第一层N型埋层，在沟槽底部引入第二层N型埋层，在第一N型埋层的下方引入介质埋层的沟槽栅器件结构(CN102969350A)；通过高温扩散在P-阱区下形成一层N+残留层的沟槽栅器件结构(CN103219371A)；还有的做法是用 P型掺杂的基板通过硅-硅键合到在N-型硅衬底表面掺杂有N型层的衬底上，从而在P-阱区下形成带N型层的沟槽栅器件(CN105140121A)。

另外，也有直接在沟槽底部掺杂形成一层N+层的沟槽栅器件结构(CN102013438A)。

发明内容

本发明的目的之一是提供一种具有载流子存储区的沟槽栅器件结构，解决现有器件对应本专利所述衬底或外延层的漂移区靠近对应本专利所述第二掺杂区的P-区处载流子浓度低的问题，尤其是在相邻沟槽间距较大的低密度元胞情况下导通电阻和饱和压降偏高的问题。同时，可获得器件不同参数的更优性能。

本发明的另一目的是提供一种具有载流子存储区的沟槽栅器件结构制造方法，在实现本发明所述的器件结构的同时，改善现有方法加工难度大及造价高的问题。

本发明解决其技术问题所采用的技术方案是：