[发明专利]双分离栅闪存的编程时序电路及方法

说明书

本发明公开了一种双分离栅闪存的编程时序电路，双分离栅闪存的存储单元包括包括排列源区和漏区之间的第一至第三栅极结构；第一和第三栅极结构具有浮栅，第一栅极结构作为信息存储位，编程时对第一栅极结构的浮栅进行注入编程，编程时序电路提供在编程时具有分段结构的第一控制栅极线信号和源极线信号，第一控制栅极线信号和源极信号线的多个分段之间的电压大小依次增加。本发明还公开了一种双分离栅闪存的编程方法。本发明能降低编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种双分离栅闪存的编程时序电路。本发明还涉及一种双分离栅闪存的编程方法。

背景技术

如图1所示，是现有双分离栅闪存的存储单元的结构图；各存储单元包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、源区102和漏区103。

所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅(Floating Gate，FG)108、第二栅介质层109和多晶硅控制栅110叠加而成。源区102和漏区103通常为N+掺杂，半导体衬底101为P型掺杂的硅衬底。

所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。

所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。

由位于所述源区102和所述漏区103之间的所述半导体衬底101组成沟道区。

所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述源区102和所述漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。

所述第一栅极结构104的多晶硅控制栅110连接第一控制栅极线CG101；所述第三栅极结构106的多晶硅控制栅110连接第二控制栅极线CG102；所述第二栅极结构105的多晶硅栅112连接字线WL。

所述第一栅极结构104作为信息存储位(storage bit)，所述第三栅极结构106作为导通栅极(pass gate)；所述第二栅极结构105的多晶硅栅112作为所述存储单元的选择栅(select gate)。

源区102连接到源极线SL，漏区103连接到位线BL。

所述第一栅极结构104为信息存储位也即在编程中对应需要注入电子的编程位，现有方法中，编程时需要将存储电荷即电子注入到所述第一栅极结构104的浮栅108中，编程的电压为：

字线WL为1.5V，这会使第二栅极结构105底部的沟道形成；

第二控制栅极线CG102为5V，这会使第三栅极结构106底部的沟道形成；

位线BL提供一编程电流，大小如2μA；

源极线SL加5.5V电压，第一控制栅极线CG101加8V电压，源极线SL和第一控制栅极线CG101的电压会使所述第一栅极结构104底部产生较大耗尽区，电子通过沟道从位线BL一侧流入到所述第一栅极结构104底部的耗尽区后会注入到所述第一栅极结构104的浮栅108中，实现编程，这种编程的电子注入方式称为源端热电子注入(SSI)，采用较小的编程电流即可实现。