[发明专利]用于机器学习操作的经优化计算硬件

说明书

一个实施例提供了用于执行机器学习操作的计算设备，该计算设备包括：获取单元，用于获取具有多个输入操作数的单个指令，其中，所述多个操作数具有不相等的位长度，具有第一位长度的第一输入和具有第二位长度的第二输入；解码单元，用于将单个指令解码成经解码的指令；操作数长度单元，用于确定第一位长度和第二位长度中的较小位长度；以及计算单元，用于对多个输入操作数执行矩阵操作以生成具有较小位长度的位长度的输出值。

交叉引用

本申请要求2017年5月5日提交的印度临时专利申请号201741015868的权益，该专利申请据此通过引用纳入本文。

技术领域

实施例大体上涉及数据处理，并且更具体地涉及经由通用图形处理单元的机器学习处理。

背景技术

当前的并行图形数据处理包括被开发用于对图形数据执行特定操作的系统和方法，这些特定操作如例如线性内插、曲面细分、栅格化、纹理映射、深度测试等。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近，图形处理器的多个部分已变得可编程，从而使得这样的处理器能够支持用于处理顶点和片段数据的更广泛种类的操作。

为了进一步提高性能，图形处理器通常实现诸如流水线操作之类的处理技术，这些处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理量最大化。在SIMT架构中，多组并行线程尝试尽可能经常地一起同步执行程序指令，以提高处理效率。用于SIMT架构的软件和硬件的一般性概述可以在Shane Cook的《CUDA编程(CUDAProgramming)》，第3章，第37到51页(2013年)和/或Nicholas Wilt的《CUDA手册，GPU编程的综合指南(CUDA Handbook，A Comprehensive Guide to GPU Programming)》，章节2.6.2到3.1.2(2013年6月)中找到。

附图说明

为使得可以详细地理解本发明的特征，可通过参考实施例来具有对本发明的更具体的描述，在附图中展示了这些实施例中的一些。然而，应注意的是，附图仅展示典型的实施例，且因此将不被视为限制所有实施例的范围。

图1是示出了被配置成实现本文所述的实施例的一个或多个方面的计算机系统的框图；

图2A至图2D示出了根据实施例的并行处理器部件；

图3A至图3B是根据实施例的图形多处理器的框图；

图4A至图4F示出了其中多个GPU通信地耦合至多个多核处理器的示例性架构；

图5示出了根据实施例的图形处理流水线；

图6A是根据实施例的数据处理系统的框图；

图6B示出了提供用于在操作数加载时对指令的零挤压(zerosquashing)的技术的逻辑；

图6C示出了用于经由零挤压的轮次(pass)减少的逻辑；

图6D示出了根据实施例的合成指令或多轮次指令的轮次压缩；在一个实施例中，

图6E示出了用于实现本文中所描述的零挤压技术的硬件逻辑；

图6F示出了根据实施例的计算单元内的用于零挤压的硬件；

图7A示出了根据实施例的提供用于低精度整数乘法的技术的逻辑；

图7B示出了根据实施例的用于低精度整数乘法以避免累加器寄存器溢出的逻辑单元；

图7C示出了根据实施例的用于实现不相等位长度并行处理的逻辑；