[发明专利]一种DRAM控制器的抗干扰方法和电路及芯片

说明书

本发明涉及一种DRAM控制器的抗干扰方法和电路及芯片。所述方法，通过利用DQS时间窗口信号，将DQS信号中位于所述时间窗口段以外的毛刺滤除掉，从而得出更准确的DQS信号，提高了DRAM控制器的抗干扰的性能。所述抗干扰电路和芯片，除了可以滤除DQS信号的毛刺外，还可以将所述时间窗口段内所对应的DQS信号的脉冲数量与突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，所述DQS处理模块发出控制信号至读数据采集模块，使其进行读数据采集操作。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，所述DQS处理模块发出控制信号至命令发射模块，使其重新发出读命令至DRAM，DRAM接收到该命令后重新返回数据。

技术领域

本发明涉及数字电路领域，具体涉及一种DRAM控制器的抗干扰方法和电路及芯片。

背景技术

现有的处理器或者SOC（System on Chip，简称片上系统），或多或少都会受限于访存的性能，存储墙问题表现越来越明显。在一个SOC系统中，DRAM（Dynamic Random AccessMemory），即动态随机存取存储器，是最快速的外部存储器，最快的DRAM速度可达1GHz以上。在如此快的速度下，噪声和干扰对于DRAM的影响非常大，很容易导致DRAM读写出错。而DQS（数据选取脉冲）在DRAM与内存控制器之间的通信中，主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。如果DQS自身就存在很多毛刺等干扰，则更容易导致DRAM读写出错。

发明内容

为解决上述问题，本发明提供了一种DRAM控制器的抗干扰方法和电路及芯片，可以减小DQS信号的毛刺干扰，提高DQS信号的准确性，。本发明的具体技术方案如下：

一种DRAM控制器的抗干扰方法，包括如下步骤：所述DRAM控制器检测到DQS信号；所述DRAM控制器生成DQS时间窗口信号，并确定所述DQS时间窗口信号中的时间窗口段；所述DRAM控制器将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号。

进一步地，所述DRAM控制器生成DQS时间窗口信号的步骤，具体包括如下步骤：所述DRAM控制器根据检测到DQS信号边沿的边沿检测时间，确定连续多个所述边沿检测时间的平均值或者中间值作为选择信号；所述DRAM控制器确定不同时序位置的读状态信号；选取与所述选择信号相对应的读状态信号作为DQS时间窗口信号。

进一步地，所述确定所述DQS时间窗口信号中的时间窗口段，具体包括如下步骤：确定突发数量，将脉冲个数为所述突发数量的DQS信号的连续高电平作为所述DQS时间窗口信号中的时间窗口段。

进一步地，在所述确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号的步骤之后，还包括如下步骤：判断所述正常信号的脉冲数量是否与当前突发数量相同，如果是，则确定所述正常信号为有效信号，否则，确定所述正常信号为无效信号。

一种DRAM控制器的抗干扰电路，包括：用于生成DQS时间窗口信号的DQS时间窗口模块，其输入端与DRAM连接，并用于输入DRAM发出的DQS信号，输出端则用于输出DQS时间窗口信号；DQS处理模块，其一个输入端与DRAM连接，并用于输入DQS信号，另一个输入端与所述DQS时间窗口模块连接，并用于输入所述DQS时间窗口模块生成的DQS时间窗口信号；其中，所述DQS处理模块用于将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，并根据分析结果输出控制信号至命令发射模块和读数据采集模块，以控制所述命令发射模块向DRAM重发读命令或者控制所述读数据采集模块进行数据采集并传输至CPU。