[发明专利]防浮接电路

权利要求书

1.一种防浮接电路，其特征在于，在一第一模式下，根据一第一输入信号产生一第一输出信号，在一第二模式下，设定该第一输出信号等于一第一预设值，并包括：

一第一上拉电路，包括：

一第一P型晶体管，其源极耦接一第一电源端，其漏极提供该第一输出信号；以及

一第二P型晶体管，其源极耦接该第一电源端，其漏极耦接该第一P型晶体管的栅极，其栅极耦接该第一P型晶体管的漏极；

一第一下拉电路，包括：

一第一N型晶体管，其栅极接收一第一反相信号，其源极耦接一第二电源端；以及

一第二N型晶体管，其栅极接收该第一输入信号，其源极耦接该第二电源端；以及

一第一控制电路，耦接于该第一上拉电路与该第一下拉电路之间，并包括：

一第一控制元件，耦接于该第一P型晶体管与该第一N型晶体管之间；

一第二控制元件，耦接于该第二P型晶体管与该第二N型晶体管之间；

一第三控制元件，耦接于该第一P型晶体管与该第二电源端之间；

其中，在该第一模式下，该第一控制元件导通该第一P型晶体管与该第一N型晶体管之间的一第一路径以及该第二控制元件导通该第二P型晶体管与该第二N型晶体管之间的一第二路径，并且该第三控制元件不导通该第二P型晶体管与该第二电源端之间的一第三路径；

其中，在该第二模式下，该第一控制元件不导通该第一路径及该第二控制元件不导通该第二路径，并且该第三控制元件导通该第三路径。

2.如权利要求1所述的防浮接电路，其特征在于，在该第一模式下，当该第一输入信号具有一第一位准时，该第一输出信号等于一第二位准，当该第一输入信号具有一第三位准时，该第一输出信号等于一第四位准，该第一位准低于该第二位准，该第三位准等于第四位准。

3.如权利要求1所述的防浮接电路，其特征在于，在该第一模式下，当该第一输入信号具有一第一位准时，该第一输出信号等于一第二位准，当该第一输入信号具有一第三位准时，该第一输出信号等于一第四位准，该第一位准低于该第四位准，该第二位准等于第三位准。

4.如权利要求1所述的防浮接电路，其特征在于，该第一输入信号相反于该第一反相信号。

5.如权利要求1所述的防浮接电路，其特征在于，在该第一模式下，该第一控制元件根据一第一脉冲信号导通该第一路径，该第二控制元件根据该第一脉冲信号导通该第二路径，该第三控制元件根据一第二脉冲信号不导通该第三路径；

其中，在该第二模式下，该第一控制元件根据该第一脉冲信号不导通该第一路径，该第二控制元件根据该第一脉冲信号不导通该第二路径，该第三控制元件根据该第二脉冲信号导通该第三路径。

6.如权利要求5所述的防浮接电路，其特征在于，该第一控制元件、第二控制元件及第三控制元件分别为一第三N型晶体管、一第四N型晶体管以及一第五N型晶体管。

7.如权利要求6所述的防浮接电路，其特征在于，该第三N型晶体管的漏极耦接该第一P型晶体管的漏极，该第三N型晶体管的源极耦接该第一N型晶体管的漏极，该第三N型晶体管的栅极接收该第一脉冲信号；

其中该第四N型晶体管的漏极耦接该第二P型晶体管的漏极，该第四N型晶体管的源极耦接该第二N型晶体管的漏极，该第四N型晶体管的栅极接收该第一脉冲信号；

其中该第五N型晶体管的漏极耦接该第一P型晶体管的栅极，该第五N型晶体管的源极耦接该第二电源端，该第五N型晶体管的栅极接收该第二脉冲信号。

8.如权利要求5所述的防浮接电路，其特征在于，更包括：

一脉冲产生电路，用以产生该第一脉冲信号及第二脉冲信号，其中该第一脉冲信号反相于该第二脉冲信号。

9.如权利要求8所述的防浮接电路，其特征在于，该脉冲产生电路包括：

一延迟电路，耦接该第一电源端，用以产生一延迟信号；以及

一逻辑电路，根据该第一电源端的位准以及该延迟信号产生该第二脉冲信号。