[发明专利]一种检查半导体器件设计规则的测试结构及测试方法

说明书

本发明涉及一种检查半导体器件设计规则的测试结构及测试方法。所述测试结构包括若干测试单元，所述测试结构具有若干测试单元，各测试单元包括：至少一个掺杂区；若干第一电连接件，位于所述掺杂区的下方；若干第二电连接件，位于所述掺杂区的上方；各所述掺杂区分别与一所述第一电连接件和一所述第二电连接件串联连接；其中，不同的所述测试单元的掺杂区的尺寸不同，通过测量并判断各所述测试单元的电阻是否与按半导体器件设计规则预期的电阻相符，确定与按半导体器件设计规则预期的电阻相符的测试单元的掺杂区的最小尺寸为所述半导体器件设计规则的最小尺寸。通过所述测试结构和方法可以把掺杂区最小尺寸的设计规则确定下来。

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种检查半导体器件设计规则的测试结构及测试方法。

背景技术

集成电路制造技术是一个复杂的工艺，技术更新很快。目前产品的高阶封装方式单价高昂，如果能在封装前进行芯片测试，发现有不良品存在晶圆当中，即进行标记，直到后段封装制程前将这些标记的不良品舍弃，可省下不必要的封装成本。

现有技术中针对晶圆测试的方法包括多种，其中最常用的方法为晶圆可接受测试(wafer acceptance test，WAT)，所述WAT方法是针对专门测试图形(test key)进行测试通过电参数来控制各步工艺是否正常和稳定。

除了WAT测试外，在器件制备工艺中通常还会进行设计规则检查(DRC,DesignRule Check)来检查图案，根据DRC检查的结果来检验设计规则(design rule)设计是否合理。规则(rule)定的过大，工艺上会更安全，但这将牺牲芯片面积，如果定的太小，工艺上窗口不够，最终影响客户的成品率。另外，随着在线(inline)的工艺调整，一些规则可能也要随着工艺的调整而修正，设计规则检查和工艺是配合使用的，DRC测试结构在设计时要考虑到在设计时不同的应用。

目前，N阱(Nwell)最小面积这条设计规则很多工厂并不进行检查，这给实际应用带来了潜在的风险，N阱在线光刻对光阻解析度比较差，如果N阱设计的比较小有可能显影时显不开，导致电路断路，因此如何高效的检测N阱(Nwell)最小面积这条设计规则成为亟需解决的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种检查半导体器件设计规则的测试结构，所述测试结构具有若干测试单元，各测试单元包括：

至少一个掺杂区；

若干第一电连接件，位于所述掺杂区的下方；

若干第二电连接件，位于所述掺杂区的上方；

各所述掺杂区分别与一所述第一电连接件和一所述第二电连接件串联连接；

其中，不同的所述测试单元的掺杂区的尺寸不同，通过测量并判断各所述测试单元的电阻是否与按半导体器件设计规则预期的电阻相符，确定与按半导体器件设计规则预期的电阻相符的测试单元的掺杂区的最小尺寸为所述半导体器件设计规则的最小尺寸。

可选地，同一个所述测试单元的掺杂区的数量大于一，同一个所述测试单元的掺杂区的尺寸相同。

可选地，各所述测试单元包括的掺杂区的数量均相同。

可选地，各所述测试单元包括的掺杂区的数量为偶数个，所述同一个所述测试单元的掺杂区通过所述第一电连接件连接形成两两连接的掺杂区，所述两两连接的掺杂区通过所述第二电连接件串联连接；