[发明专利]一种应用于雷达模拟的可变双向数字延迟方法

说明书

本发明公开了一种应用于雷达模拟的可变双向数字延迟方法，该方法属于信号处理技术，具体涉及数字延迟方法。本发明提出的基于单端口DRAM、单倍时钟的可变双向数字延迟实现方法设计结构简单，在工程应用中只需要设置控制字，循环计数到控制字即可实现延时。由于本发明采用的是单倍工作时钟，可实现的工作频率能达到FPGA的最高工作频率。当延迟量增加或者减少时，只需设置增加或者减少后延迟量的值，是一种简单高效，具有更高分辨率的数字延迟方法。

技术领域

本发明属于信号处理技术，具体涉及数字延迟方法。

背景技术

数字信号延迟在数字信号处理中用途非常广泛，在雷达、通信等领域都有非常广泛的应用。

数字信号延迟有通过模拟电路和数字电路延迟两种方法，通常来说，用传统模拟电路的技术实现数字信号延迟的方法会比较复杂，可控性不好，集成度不高。数字电路实现的典型方法有利用基于单FIFO、双倍时钟的双向数字延迟的实现方法。该方法利用2倍时钟频率来控制FIFO的读写使能信号。在FPGA技术中，由于时钟频率受限，如果采用2倍时钟控制FIFO的读写使能信号，就会大大限制了数字延迟的最小单位。例如，在FPGA平台实现时，内部时钟最高可达到500MHz，那么实际上信号延迟能达到的最大频率是250MHz。另外，利用单FIFO双倍时钟的设计实现上因为要涉及到多个控制线，导致了较高的设计复杂度。

在工程应用中，数字信号延迟的实现要考虑集成化，也要考虑到最小延迟单位(延迟精度的主要原因)，更要考虑到设计的复杂度问题。如何用一种更为简便的方式来实现可变的双向数字延迟显得十分必要了。

发明内容

本发明所要解决的技术问题是，提供一种简单高效，具有更高分辨率的数字延迟方法。

本发明提出的基于单端口DRAM、单倍时钟的可变双向数字延迟实现方法设计结构简单，在工程应用中只需要设置控制字，循环计数到控制字即可实现延时。由于本发明采用的是单倍工作时钟，可实现的工作频率能达到FPGA的最高工作频率。本发明的技术方案为:一种应用于雷达模拟的可变双向数字延迟方法,该方法包括:

步骤1:初始化DRAM的所有内存数据为“0”，针对指向DRAM内存中第1个位置；

步骤2：确定雷达模拟的延迟量N；

步骤3：根据延迟量对DRAM的内存进行读写，模式为先读后写；

(1)当延迟量为N时，指针最大深度为N：

第一拍：读出DRAM内存中第1位置的数据“0”后写入雷达模拟第1数据data0，指针跳转到第2位置；

第二拍：读出DRAM内存中第2位置的数据“0”后写入雷达模拟第2数据data1，指针跳转到第3位置；

第三拍：读出DRAM内存中第3位置的数据“0”后写入雷达模拟第3数据data2，指针跳转到第4位置；

……

第N拍：读出DRAM内存中第N个位置的数据“0”后写入雷达模拟第N个数据dataN-1，指针跳转到第1位置；

第N+1拍：读出DRAM内存中第1位置的数据“data0”后写入雷达模拟第N数据dataN+1，指针跳转到第2位置；

第N+2拍：读出DRAM内存中第2位置的数据“data1”后写入雷达模拟第N数据dataN+2，指针跳转到第3位置；

……

上述方法为每当指针指向DRAM内存中第N位置后，下一位置跳转至DRAM内存中第1位置，采用该方法对后续雷达模拟信号依次进行延迟；

(2)当延迟量由N变为N+M时，指针最大深度为N+M：