[发明专利]针对拼贴式末级高速缓存的非统一总线（NUB）互连协议

权利要求书

1.一种非统一总线(NUB)互连协议的设备，包括：

多个中央处理器；

多个核输入/输出单元；

多个末级高速缓存存储体；

互连网络，包括专用数据通道的多个例示，其中，每个专用数据通道被专用于一种存储器事务类型，

专用数据通道的每个例示包括仲裁多路选择器，

每个专用数据通道独立于其它专用数据通道而操作，

其中，仲裁多路选择器包括右到左多路选择器、左到右多路选择器和自多路选择器，并且每个仲裁多路选择器实施公平共享策略。

2.如权利要求1所述的设备，其中，所述多个末级高速缓存存储体中的每一个保持一致性。

3.如权利要求1所述的设备，其中，在集成电路上，专用数据通道的每个例示被拼贴为相邻于专用数据通道的另一例示。

4.如权利要求1所述的设备，其中，专用数据通道的每个例示使用旁路块控制存储器事务的转发进程。

5.如权利要求1所述的设备，其中，所述多个末级高速缓存存储体中的每一个在没有内容可寻址存储器的情况下保持一致性。

6.如权利要求1所述的设备，其中，互连网络被配置为维持在所述多个中央处理器中执行的指令的顺序。

7.一种非统一总线(NUB)互连协议的方法，包括：

独立地操作互连网络的每个专用数据通道，其中，互连网络包括专用数据通道的多个例示，其中，每个专用数据通道专用于一种存储器事务类型，专用数据通道的每个例示包括仲裁多路选择器，专用数据通道的每个例示连接到多个中央处理器、多个核输入/输出单元和多个末级高速缓存存储体，

其中，仲裁多路选择器包括右到左多路选择器、左到右多路选择器和自多路选择器，并且每个仲裁多路选择器实施公平共享策略。

8.一种制造处理器的方法，包括：

将所述处理器形成为晶片或封装的一部分，其中，所述晶片或封装包括至少一个其它处理器，其中，所述处理器被配置为独立地操作互连网络的每个专用数据通道，其中，互连网络包括专用数据通道的多个例示，其中，每个专用数据通道专用于一种存储器事务类型，专用数据通道的每个例示包括仲裁多路选择器，专用数据通道的每个例示连接到多个中央处理器、多个核输入/输出单元和多个末级高速缓存存储体，其中，仲裁多路选择器包括右到左多路选择器、左到右多路选择器和自多路选择器，并且每个仲裁多路选择器实施公平共享策略；

测试所述处理器，其中，测试所述处理器的步骤包括：使用一个或更多个电光转换器、将光信号分为两个或更多个光信号的一个或更多个分光器以及一个或更多个光电转换器来测试所述处理器和所述至少一个其它处理器。

9.一种构造集成电路的方法，包括：

产生针对集成电路的层的一组特征的掩模布局，其中，掩模布局包括针对包括处理器的一个或更多个电路特征的标准单元库宏，其中，所述处理器被配置为独立地操作互连网络的每个专用数据通道，其中，互连网络包括专用数据通道的多个例示，其中，每个专用数据通道专用于一种存储器事务类型，专用数据通道的每个例示包括仲裁多路选择器，专用数据通道的每个例示连接到多个中央处理器、多个核输入/输出单元和多个末级高速缓存存储体，其中，仲裁多路选择器包括右到左多路选择器、左到右多路选择器和自多路选择器，并且每个仲裁多路选择器实施公平共享策略；

在产生掩模布局期间忽略宏的相对位置是否符合布局设计规则；

在产生掩模布局之后检查宏的相对位置是否符合布局设计规则；

在检测到任何宏不符合布局设计规则时，通过将每个不符合的宏修改为符合布局设计规则来修改掩模布局；

根据修改后的具有针对集成电路的所述层的所述一组特征的掩模布局产生掩模；

根据所述掩模制造集成电路。