[发明专利]采用应力记忆技术制造半导体器件的方法及半导体器件

权利要求书

1.一种制造半导体器件的方法，所述方法包括：

提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧；

将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；

在所述掺杂非晶源/漏区下方形成未掺杂非晶源/漏区；

将n导电类型杂质注入到所述掺杂非晶源/漏区和所述未掺杂非晶源/漏区中；

随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶；以及

在对所述衬底进行退火之前，在所述衬底的所述掺杂非晶源/漏区之上形成应力诱导层，所述应力诱导层在所述掺杂非晶源/漏区的再结晶期间对所述掺杂非晶源/漏区施加应力，以及

其中，形成所述掺杂非晶源/漏区包括：在-20至-100℃的范围内的温度下执行预非晶化注入(PAI)工艺从而将C或N注入到所述衬底中，C或N减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异，

其中所述栅电极设置在所述沟道区上，

其中所述掺杂非晶源/漏区的部分和所述未掺杂非晶源/漏区的部分在所述沟道区中。

2.根据权利要求1所述的方法，其中以1E14至5E15原子/cm²的剂量注入C或N。

3.根据权利要求1所述的方法，其中所述衬底的退火是在450℃至800℃的温度范围内进行。

4.根据权利要求1所述的方法，还包括：在所述掺杂非晶源/漏区已经再结晶之后，去除所述应力诱导层。

5.一种制造半导体器件的方法，所述方法包括：

提供包括衬底以及设置在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧，其中所述衬底具有分别位于所述栅电极的所述两侧的源/漏区以及夹设在所述源/漏区之间的沟道区；以及

通过在所述源/漏区中以在001和110两个晶向上实质上相同的速率生长晶体而在所述衬底的所述沟道区中诱发应力，所述001和110两个晶向分别实质上垂直于所述衬底的上表面和平行于所述衬底的上表面，

其中在所述沟道区中诱发应力包括：在-20至-100℃的范围内的温度下执行预非晶化注入(PAI)工艺以将C或N注入到所述衬底中从而非晶化所述源/漏区以形成非晶源/漏区，在所述衬底的掺杂非晶源/漏区之上形成应力诱导层，以及随后对所述非晶源/漏区进行使所述非晶源/漏区再结晶的固相外延(SPE)生长工艺，

其中所述栅电极设置在所述沟道区上，

其中包括掺杂非晶源/漏区和在所述掺杂非晶源/漏区下方的未掺杂非晶源/漏区的所述非晶源/漏区的部分在所述沟道区中，

其中所述方法还包括在执行所述固相外延生长工艺之前，将n导电类型杂质注入到所述掺杂非晶源/漏区和所述未掺杂非晶源/漏区中。

6.根据权利要求5所述的方法，其中以1E14至5E15原子/cm²的剂量注入C或N。

7.根据权利要求5所述的方法，其中所述固相外延工艺包括在450℃至800℃的温度范围内对所述衬底进行退火。

8.根据权利要求5所述的方法，还包括：在已经执行所述固相外延工艺之后，去除所述应力诱导层。