[发明专利]使用感测电路执行逻辑运算的设备及方法

权利要求书

1.一种用于执行逻辑运算的设备，其包括：

存储器单元阵列；

感测电路，其包括：

耦合到所述阵列的感测线的第一锁存器；及

耦合到所述第一锁存器的第二锁存器；及

控制器，其经配置以通过执行以下操作来控制在所述第二锁存器中累加逻辑运算的第一运算阶段及所述逻辑运算的数个中间运算阶段的结果：

如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及

如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述阵列的互补感测线的第二传输晶体管；

其中所述第一运算阶段包括感测耦合到所述感测线的存储器单元；

其中所述数个中间运算阶段包括感测耦合到所述感测线的相应数目个不同存储器单元；及

其中所述第二锁存器中的累加结果为所述逻辑运算的结果。

2.根据权利要求1所述的设备，其中所述第二锁存器经配置以在所述数个中间运算阶段期间保持激活。

3.根据权利要求1所述的设备，其中所述控制器进一步经配置以控制所述感测电路在不激活所述阵列的输入/输出线的情况下将所述逻辑运算的所述结果存储于所述阵列中。

4.一种用于执行逻辑运算的方法，其包括：

经由耦合到感测线的感测放大器感测存储于存储器单元中的数据值，所述数据值充当所述逻辑运算的第一输入；

经由启用耦合到所述感测线的第一传输晶体管及耦合到互补感测线的第二传输晶体管而将经确定数据值传送到耦合到所述感测放大器的计算组件的锁存器中；

经由所述感测放大器感测存储于耦合到所述感测线的数个不同存储器单元中的数个数据值，所述数个数据值充当所述逻辑运算的相应数目个额外输入；

使用所述计算组件确定所述逻辑运算的结果，

其中确定所述逻辑运算的所述结果包括通过执行以下操作对存储于所述存储器单元中的所述数据值及存储于所述数个不同存储器单元中的所述数个数据值执行累加函数：

如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及

如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述互补感测线的第二传输晶体管。

5.根据权利要求4所述的方法，其进一步包括在感测存储于所述数个不同存储器单元中的所述数个数据值的期间将所述锁存器维持于激活状态。

6.一种用于执行逻辑运算的系统，其包括：

主机；及

存储器装置，其耦合到所述主机且包括耦合到感测电路的阵列；

其中所述感测电路包括：

耦合到所述阵列的感测线的第一锁存器；及

耦合到所述第一锁存器的第二锁存器；及

其中所述感测电路经控制以在所述第二锁存器中累加以下各者的结果：

逻辑运算的第一运算阶段；及

所述逻辑运算的数个中间运算阶段；

其中所述第一运算阶段包括感测耦合到所述感测线的存储器单元；

其中所述数个中间运算阶段包括感测耦合到所述感测线的相应数目个不同存储器单元，且其中在所述数个中间运算阶段之后，所述逻辑运算的累加结果被存储于所述第二锁存器中；及

其中累加所述第一运算阶段和所述数个中间运算阶段的结果包括：

如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及

如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述阵列的互补感测线的第二传输晶体管。