[发明专利]使用调度电路的减少区域中值滤波器

说明书

本公开提供了使用排序电路对输入数据值进行排序的技术。排序电路包括耦合到一组寄存器的单级比较器。使用多路复用器和定序器将比较器输出路由回到比较器输入，使得该比较器可以在多个排序阶段重用，以便将输入序列的数据值排次序成部分排序序列或排次序成完全排序序列，该完全排序序列是单调递增或递减的排序序列。通过重用比较器，相对于常规技术，这种排序所需的硬件显着减少。还描述了用于中值滤波的技术，该技术使用经排序的序列作为由本文所描述的排序电路的输出。

技术领域

本申请涉及中值滤波器，并且特别地涉及用于对输入数据采样进行排序(sorting)的技术，其中一组比较器在多个阶段上被重用以执行排序。

背景技术

在信号处理中，中值滤波提供可用于减噪的非线性信号平滑操作。在数据处理中，中值滤波被用于平滑和相关数据分析任务。中值滤波的特性在于它能够平滑数据序列，从而减少或消除噪声，同时保留数据序列中的不连续性。数据序列中的不连续性或其他急剧改变的保留与线性滤波器(诸如线性低通滤波器)相比呈现优势，该线性滤波器趋向平滑这种改变。因此，中值滤波在诸如传感器读数的应用中是有用的。例如，应用于来自电流传感器的读数的中值滤波器可以去除或减少当前读数中的噪声，但仍能够快速且有效地检测与电流瞬变或类似事件相关联的过电流状况。

中值滤波需要将输入数据采样排序成有次序或部分有次序的序列。中值滤波器的硬件实现方式通常使用基于多级比较器的排序网络，其中每一级包括多个比较器。在这种排序网络的异步实现方式中，比较器中的每一级直接地耦合到比较器的下一级并且馈送到比较器的下一级。在这种排序网络的流水线(同步)实现方式中，比较器级由寄存器分离，这些寄存器锁存来自每一级的比较器输出，以便馈送后续级的比较器输入。无论排序网络是使用异步还是流水线(同步)电路，这样的排序网络都需要多级，其中每级包括多个比较器。

考虑排序网络，该排序网络可以是或不是中值滤波器的一部分，对输入数据序列的w个采样进行操作，其中，w表示窗口大小并且是2的倍数，使得W＝2^p。如R.Mueller等人的解释(R.Mueller et al.,“Sorting networks on FPGAs,”The VLDB Journal,February2012,Volume 21,Issue 1,pp 1-23)，奇偶合并网络可用于实现这样的排序网络并且使用S级和C比较器，其中：

C(2^p)＝(p²–p+4)2^(p-2)–1  (1)

如给出W＝2^p，对偶数个输入采样操作的中值滤波器可能不需要将输入数据完全排序成单调递增(或递减)序列，因为中值滤波器可能仅需要在经排序的序列中间的两个输入数据值的标识。换而言之，可能不需要这两个值的比较次序。通过利用这一优点，中值滤波器可以使用具有比方程(2)中给出的更少级的排序网络，并且比方程(1)中给出的p更少的比较器。

该比较器组成排序网络或包括这种排序网络的中值滤波器的硬件实现方式中所需的裸片区域的重要部，并且通常是大部。表1提供了使用方程(1)和(2)计算的奇偶合并网络所需的级和比较器的数目，该奇偶合并网络对具有窗口大小为w的输入序列执行完整排序。还示出了能够省略完整排序最后级的中值滤波器所需的级的数目和比较器的数目。

表1：对于排序网络需要级的数目和比较器的数目除了比较器对于任何奇偶合并网络消耗大量裸片区域之外，方程(1)和表1还示出了比较器的数目随着输入窗口大小的增加呈指数增长。