[发明专利]动态随机存取存储器

说明书

本公开提供一种动态随机存取存储器(dynamic random access memory，DRAM)。该DRAM包括一更新单元、一存取元件、一更新元件。该更新单元具有多个存储行。该存取元件经配置以存取所述存储行。该更新元件经配置以因应于一第一事件以一第一方式更新该更新单元，以及因应于一第二事件以一第二方式更新该更新单元，其中在该第一事件中，该更新单元的被存取存储行的一数量不大于一临界数量，以及其中在该第二事件中，该更新单元的被存取存储行的该数量大于该临界数量。

技术领域

本公开主张2017年12月4日申请的美国临时申请案第62/594,128号及2017年12月13日申请的美国正式申请案第15/840,083号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种动态随机存取存储器(DRAM)，并且更具体地涉及管理DRAM上的更新操作。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)是一种随机存取存储器的形态。该种形态的随机存取存储器将每个位元的数据存储在单独的电容器中。最简单的DRAM单元包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管和单个电容器。如果电荷存储在电容器中，则根据所使用的惯例，该单元被称为存储逻辑高。如果不存在电荷，则称该单元存储逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要额外的更新电路来周期性地更新存储在电容器中的电荷。由于电容器只能存储非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中位元线对中的第一位被称为位元线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS晶体管的栅极由字元线(word line，WL)控制。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例中，提供一种动态随机存取存储器(dynamic random accessmemory，DRAM)。该DRAM包括一更新单元、一存取元件、一更新元件。该更新单元具有多个存储行。该存取元件经配置以存取所述存储行。该更新元件经配置以因应于一第一事件以一第一方式更新该更新单元，以及因应于一第二事件以一第二方式更新该更新单元，其中在该第一事件中，该更新单元的被存取存储行的一数量不大于一临界数量，以及其中在该第二事件中，该更新单元的被存取存储行的该数量大于该临界数量。

在本公开的一些实施例中，该更新元件经配置以，因应于该第一事件，除了该更新单元的一邻居存储行之外，根据一第一更新率更新该更新单元，其中该邻居存储行是该更新单元的全部的未被存取的存储行的一者，并且该邻居存储行紧邻该更新单元的一被存取的存储行。

在本公开的一些实施例中，该更新元件经配置以，因应于该第一事件，根据大于该第一更新率的一第二更新率更新该邻居存储行。

在本公开的一些实施例中，该DRAM还包括一控制元件。该控制元件经配置以，从该全部的未被存取的存储行，识别出该邻居存储行。

在本公开的一些实施例中，该更新元件经配置以，因应于该第二事件，除了全部的未被存取的存储行，根据一第一更新率更新该更新单元。

在本公开的一些实施例中，该更新元件经配置以，因应于该第二事件，根据大于该第一更新率的一第二更新率更新该全部的未被存取的存储行。