[发明专利]能够连接到串行外围接口总线的缓冲器级设备

说明书

本公开提供了能够连接到串行外围接口总线的缓冲器级设备。在一些实施例中，一种缓冲器级设备包括用于接收数据信号的数据输入、用于接收时钟信号的时钟输入、数据输出和被配置为与时钟信号的时钟周期同步地向数据输出传送来自数据信号的数据的处理器。处理器包括被配置为在时钟周期的前半部分期间与时钟信号的第一边沿同步地向数据输出传送每个数据的第一缓冲器模块和被配置为在时钟周期的后半部分期间将数据保持在数据输出处的第二缓冲器模块。

相关申请的交叉引用

本申请要求于2017年5月5日提交的法国专利申请No.1753971的优先权，该申请通过引用合并于此。

技术领域

本发明的实施例涉及能够连接到串行外围接口总线的缓冲器级设备。

背景技术

传统的同步输出缓冲器级的两个主要特征是切换时间(也就是说，缓冲器的逻辑电路在时钟边沿发生时向输出传输存在于输入处的数据所需要的时间)以及在输出处供应的将要被分配在与其连接的电路(输出能够驱动(通常使用术语“扇出”来指代)的与其连接的多个电路)的输入处的电流的量。

优选的是，切换时间尽可能短并且“扇出”为高，尤其是在“晶体管-晶体管”逻辑(TTL)系统或NMOS/PMOS晶体管系统中。

这两个量是关联的，并且减小缓冲器的输出阻抗增加了“扇出”并且减少了访问时间。

另一方面，使用CMOS技术生产的本系统需要零输入电流，并且特别是在串行外围接口(SPI)总线上的通信频率变得越来越高。切换时间因此在现代CMOS系统中变得极为重要。

图1示出了输出缓冲器的示例，其中包括一对MOS晶体管的反相器组件使得可以将“高”电平或“低”电平信号施加到输出节点SD。下拉NMOS晶体管MN连接在参考电压源VSS与输出端子SD之间，并且上拉晶体管MP连接在电源电压源VDD与输出端子SD之间。

下拉MN晶体管和上拉MP晶体管由控制逻辑电路CTLG0控制，以根据激活信号(ON，/ON)以及表示要传送的数据的信号来将它们置于导通状态或关断状态。

而且，控制逻辑电路CTLG0被配置为使高参考电压源VDD与低参考电压源VSS之间的短路的发生最小化。这种短路(“交叉导通”)在冲突发生时反相器改变状态时发生，在此期间两个晶体管同时导通。这产生了极高电流的短暂消耗。

结果，控制逻辑电路CTLG0被配置为通过防止一个晶体管在另一晶体管已经改变到关断状态之前改变到导通状态来最小化这个短路电流。

控制逻辑电路CTLG0包括分别控制上拉晶体管MP或下拉晶体管MN的三输入逻辑门。逻辑门接收要传输的数据/DataO的逻辑值、激活信号ON、/ON、以及存在于另一晶体管MN、MP的栅极上的信号。

控制反相器可以基于逻辑信号离开逻辑门来以与每个晶体管MN、MP相对应的值来施加控制电压。

这种所谓的防冲突组件使得当发生切换时可以预期晶体管在另一晶体管导通之前关断。

此外，对于数据输出端子SD处的给定电容(例如，几十皮法)，下拉MN和上拉MP晶体管被定尺寸为使得它们在导通状态下的阻抗足够低以满足数据存取时间方面的要求。

由缓冲器接收的数据来自在时钟信号CLK的边沿被触发的D型触发器(DFF)。

因此，这种缓冲器级的切换周期包括触发器DFF中的传播时间、控制逻辑电路CTLG0的逻辑门中的传播时间、防冲突组件的延迟、以及源于输出端子SD处的电容C的延迟R*C(R是晶体管MN和MP的导通状态电阻)。

从时钟边沿开始，D型触发器中的传播时间包括(就“逻辑层”而言，它代表了基本延迟)用于生成时钟信号的两个逻辑层、以及用于传播数据信号的两个逻辑层。