[发明专利]一种低功耗的蝶形运算单元及处理方法、FFT处理器

说明书

一种低功耗的蝶形运算单元及处理方法、FFT处理器，所述蝶形运算单元包括四个寄存器、两对复数加/减法器、数据选择器和复数乘法器，四个寄存器包括regA、regB、regC和regD，regA、regC和regB、regD分设为2组并分别与第一对复数加/减法器的4路输入端连接，第一对复数加/减法器的4路输出端与第二对复数加/减法器的4路输入端连接，第二复数加/减法器的4路输出端中，第一路输出端直接输出，其余三路输出端分别与数据选择器的输入端连接，数据选择器的输出端、旋转因子Wnk分别与复数乘法器的输入端连接。本发明相比传统的MDC架构，提高了硬件利用率，减少延迟，增加了吞吐量，同时降低了功耗。

技术领域

本发明涉及一种蝶形运算单元及FFT装置，尤其涉及一种低功耗的蝶形运算单元及处理方法、FFT处理器。

背景技术

由于数字信号处理在灵活性、精度、可靠性等方面具有不可取代的优势，因此，得到了广泛的应用，在很多领域取代了传统的模拟信号处理。快速傅里叶变换FFT，是数字信号处理领域中的一种常用算法，广泛应用于视频广播、语音识别、图像处理、生物医学、雷达、正交频分复用数字通信系统等。

FFT有两种常见的流水线架构：单路延时反馈SDF架构和多路延迟交换器 MDC架构。在一些对实时性要求较高的应用中，如高吞吐量的正交频分复用 OFDM数字通信系统或者超带宽UWB系统等，对采样数据进行并行处理显得十分重要。

智能手机、平板电脑、便携式医疗设备等智能移动产品一般采用电池作为电源，由于受电池容量的限制和工作时间的要求，使功耗成为一个重要的不可忽视的评价因素，现有技术和产品多关注于智能移动产品信号处理的速度，无法满足其对于功耗的要求。

如中国专利(申请公布号CN105608055A)公开了“一种基于位串架构的蝶形运算单元、FFT处理器及方法”，该发明的基于位串架构的蝶形运算单元，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。该发明的基于位串架构的蝶形运算单元虽然能够实现较快的处理效率，属于传统的蝶形运算单元，功耗仍然较大。

发明内容

本发明提出一种低功耗的蝶形运算单元及处理方法、FFT处理器，用于解决现有的蝶形运算单元，功耗仍然较大的问题。

本发明通过以下技术方案予以实现：

一种低功耗的蝶形运算单元，所述蝶形运算单元包括四个寄存器、两对复数加/减法器、数据选择器和复数乘法器，四个寄存器包括regA、regB、regC和 regD，regA、regC和regB、regD分设为2组并分别与第一对复数加/减法器的 4路输入端连接，第一对复数加/减法器的4路输出端与第二对复数加/减法器的 4路输入端连接，第二复数加/减法器的4路输出端中，第一路输出端直接输出，其余三路输出端分别与数据选择器的输入端连接，数据选择器的输出端、旋转因子Wnk分别与复数乘法器的输入端连接。

如上所述的一种低功耗的蝶形运算单元，所述旋转因子存储在ROM中，通过控制单元产生获取旋转因子的地址。

如上所述的一种低功耗的蝶形运算单元，所述控制单元通过有限状态机实现。

本发明还提供了一种低功耗的蝶形运算单元处理方法，包括如上所述的蝶形运算单元，其处理方法：

一、所述蝶形运算单元读入4个采样数据，依次存入寄存器regA、regB、 regC、regD中；