[发明专利]CMOS图形传感器的隔离结构及其形成方法

权利要求书

1.一种CMOS图形传感器的隔离结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括逻辑区域，用于形成CMOS图形传感器的逻辑电路；

在所述半导体衬底的逻辑区域内形成绝缘埋层；

刻蚀所述半导体衬底的逻辑区域，在所述逻辑区域内形成第一隔离沟槽，所述第一隔离沟槽位于所述绝缘埋层的上方。

2.根据权利要求1所述的隔离结构的形成方法，其特征在于，所述第一隔离沟槽暴露出部分所述绝缘埋层或者所述第一隔离沟槽底部与所述绝缘埋层表面具有间距。

3.根据权利要求1所述的隔离结构的形成方法，其特征在于，所述半导体衬底还包括像素区域，用于形成CMOS图形传感器的像素传感单元；在刻蚀所述半导体衬底的逻辑区域的同时，刻蚀所述像素区域，在所述像素区域内形成第二隔离沟槽，所述第二隔离沟槽的深度与所述第一隔离沟槽的深度一致。

4.根据权利要求1所述的隔离结构的形成方法，其特征在于，所述绝缘埋层的深度范围为50nm～1000nm，厚度范围为100nm～1000nm。

5.根据权利要求1所述的隔离结构的形成方法，其特征在于，所述绝缘埋层为氧化硅层、氮化硅层或者氧化硅层与氮化硅层的堆叠结构。

6.根据权利要求1所述的隔离结构的形成方法，其特征在于，采用离子注入工艺形成所述绝缘埋层。

7.根据权利要求3所述的隔离结构的形成方法，其特征在于，还包括在所述第一隔离沟槽和第二隔离沟槽内填充隔离层。

8.一种CMOS图形传感器的隔离结构，其特征在于，包括：

绝缘埋层，位于半导体衬底内的逻辑区域内，所述逻辑区域用于形成CMOS图形传感器的逻辑电路；

位于所述逻辑区域内的第一隔离沟槽，所述第一隔离沟槽位于所述绝缘埋层上方。

9.根据权利要求8所述的隔离结构，其特征在于，所述第一隔离沟槽暴露出部分所述绝缘埋层或者所述第一隔离沟槽底部与所述绝缘埋层表面具有间距。

10.根据权利要求8所述的隔离结构，其特征在于，所述半导体衬底还包括像素区域，用于形成CMOS图形传感器的像素传感单元；所述隔离结构还包括：位于所述像素区域内的第二隔离沟槽，所述第二隔离沟槽的深度与所述第一隔离沟槽的深度一致。

11.根据权利要求8所述的隔离结构，其特征在于，所述绝缘埋层的深度范围为50nm～1000nm，厚度范围为100nm～1000nm。

12.根据权利要求8所述的隔离结构，其特征在于，所述绝缘埋层为氧化硅层、氮化硅层或者氧化硅层与氮化硅层的堆叠结构。

13.根据权利要求10所述的隔离结构，其特征在于，还包括填充所述第一隔离沟槽和第二隔离沟槽内的隔离层。