[发明专利]灵敏放大器电路

说明书

本发明公开了一种灵敏放大器电路，由四个PMOS晶体管、八个NMOS晶体管、两个电容，两个电阻、两个压控电流源和一个RS触发器RS组成。本发明能够有效降低锁存数据出错的风险。

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种灵敏放大器(SA)电路。

背景技术

灵敏放大器应用于NVM Memory(非易失性存储器)读电路，一般的灵敏放大器电路应用锁存数据。

现有的传统灵敏放大器电路如图1所示，由四个PMOS晶体管PM0～PM3、六个NMOS晶体管NM0～NM5、两个电容C1、C2，两个压控电流源DY1、DY2，一个RS触发器RS组成。

PMOS晶体管PM0～PM3的源极与电源电压端VDD相连接，PMOS晶体管PM0的栅极和漏极与PMOS晶体管PM1的栅极、NMOS晶体管NM0的漏极相连接，其连接的节点记为VE。NMOS晶体管NM0的源极与压控电流源DY1的正端、电容C1的一端相连接，压控电流源DY1的负端和电容C1的另一端接地GND。NMOS晶体管NM0的栅极输入钳位电压Vlim。

PMOS晶体管PM3的栅极和漏极与PMOS晶体管PM2的栅极、NMOS晶体管NM1的漏极相连接。NMOS晶体管NM1的源极与压控电流源DY2的正端、电容C2的一端相连接，压控电流源DY2的负端和电容C2的另一端接地GND。NMOS晶体管NM1的栅极输入钳位电压Vlim。

PMOS晶体管PM1的漏极与NMOS晶体管NM4的漏极、NMOS晶体管NM2的漏极相连接，其连接的节点记为VD0。

PMOS晶体管PM2的漏极与NMOS晶体管NM4的源极、NMOS晶体管NM3的漏极相连接，其连接的节点记为VD1。

NMOS晶体管NM2的栅极与节点VD1相连接，NMOS晶体管NM3的栅极与节点VD0相连接。

NMOS晶体管NM2的源极、NMOS晶体管NM3的源极与NMOS晶体管NM5的漏极相连接，NMOS晶体管NM5的源极接地GND。

NMOS晶体管NM4的栅极输入准备信号PRE。NMOS晶体管NM5的栅极输入读信号READ。

节点VD0与RS触发器的R输入端(复位端)相连接，节点VD1与RS触发器的S输入端(置位端)相连接，RS触发器的输出端SOUT作为电路的输出端。

图1中的电流lref为从PMOS晶体管PM1的漏极流出，进入节点VD0的电流；电流lcell为从PMOS晶体管PM2的漏极流出，进入节点VD1的电流。

图1所示电路的波形图，参见图2所示。

上述电路的工作原理是：电路工作在电源电压VDD范围较大的1.7V～5.5V之间；参考存储单元CKDY读电流是0.5*Erase cell(正常0单元读电流的一半)

PRE时，VD0与VD1将会被拉至Vt(阈值电压)左右的同等电位；PRE结束后，进入比较工作过程。

读0单元时，IcellIref,NMOS晶体管NM2快速打开，电路输出端SOUT输出0(低电平)。

读1单元时，IcellIref,NMOS晶体管NM3快速打开，电路输出端SOUT输出1(高电平)。

上述电路存在的缺点是：

PRE结束瞬间NMOS晶体管NM2和NM3会由于电压瞬间耦合作用出现冲高，锁存电路LATCH有可能会瞬间锁住错误数据并无法纠正。

图1中标示的LATCH为锁存电路。

参考存储单元CKDY在图1中由电容C1和压控电流源DY1构成，存储单元CCDY由电容C2和压控电流源DY2构成。