[发明专利]三维存储器及其制造方法

权利要求书

1.一种三维存储器制造方法，其特征在于，包括：

在衬底上形成图形化的硬掩模层，所述图形化的硬掩模层具有露出衬底的第一垂直沟道孔，其中硬掩模层的厚度之和等于后续要形成的半导体凸台的最终高度；

在所述第一垂直沟道孔内形成半导体凸台，半导体凸台与图形化的硬掩模层堆叠顶部齐平；

在所述半导体凸台顶部形成掺杂区；

在所述图形化的硬掩模层和所述半导体凸台上形成介质层叠层结构；

刻蚀所述介质层叠层结构，形成暴露所述半导体凸台的第二垂直沟道孔。

2.如权利要求1所述的三维存储器制造方法，其特征在于，硬掩模层至少包括第一硬掩模层和第二硬掩模层。

3.如权利要求2所述的三维存储器制造方法，硬掩模层进一步包括在第一和/或第二硬掩模层上的第三硬掩模层。

4.如权利要求3所述的三维存储器制造方法，第一硬掩模层和/或第二硬掩模层和/或第三硬掩模层的材料选自氧化硅、氮化硅、氮氧化硅、非晶硅、类金刚石无定形碳、氧化锗、氧化铝、低k材料的任一项或其组合。

5.如权利要求1所述的三维存储器制造方法，其特征在于，形成半导体凸台的步骤进一步包括：

刻蚀硬掩模层，形成暴露衬底的第一垂直沟道孔；

在所述第一垂直沟道孔中、和图形化的硬掩模层上沉积半导体层；

平坦化所述半导体层直至暴露所述图形化的硬掩模层；或者，

形成半导体凸台的步骤进一步包括：

在硬掩模层上形成停止层；

刻蚀所述硬掩模层和停止层，形成暴露衬底的第一垂直沟道孔；

在所述第一垂直沟道孔中、和图形化的停止层上沉积半导体层；

平坦化所述半导体层直至暴露所述图形化的停止层；

去除所述停止层；

平坦化所述半导体凸台使得所述半导体层与图形化的硬掩模层齐平。

6.如权利要求1所述的三维存储器制造方法，其特征在于，其中，所述介质层叠层结构的底部与所述图形化的硬掩模层的顶部材质相同。

7.一种三维存储器，其特征在于，包括：

图形化的硬掩模层堆叠，位于衬底上；

栅极/介质层叠层结构，位于所述图形化的硬掩模层堆叠上，包括依次层叠的多个栅极堆叠和相邻栅极堆叠之间的介质层堆叠；

第一垂直沟道孔，穿过所述图形化的硬掩模层堆叠，半导体凸台形成在所述第一垂直沟道孔中，半导体凸台与图形化的硬掩模层堆叠顶部齐平；

第二垂直沟道孔，穿过所述栅极/介质层叠层结构，垂直沟道层位于所述第二垂直沟道孔中，

其中硬掩模层堆叠的厚度之和等于后续要形成的半导体凸台的最终高度。

8.根据权利要求7所述的三维存储器，其特征在于，所述半导体凸台比所述垂直沟道层宽。

9.根据权利要求7所述的三维存储器，其特征在于，所述图形化的硬掩模层堆叠至少包括第一硬掩模层和第二硬掩模层。

10.根据权利要求9所述的三维存储器，所述图形化的硬掩模层堆叠进一步包括在第一和/或第二硬掩模层上的第三硬掩模层。

11.根据权利要求10所述的三维存储器，第一硬掩模层和/或第二硬掩模层和/或第三硬掩模层的材料选自氧化硅、氮化硅、氮氧化硅、非晶硅、类金刚石无定形碳、氧化锗、氧化铝、低k材料的任一项或其组合。

12.根据权利要求7所述的三维存储器，其特征在于，所述半导体凸台的顶部具有掺杂区。

13.根据权利要求7所述的三维存储器，其特征在于，所述半导体凸台的材质与衬底的材质不同或相同。

14.根据权利要求13所述的三维存储器，所述半导体凸台为单晶结构。

15.根据权利要求7所述的三维存储器，其特征在于，所述栅极/介质层叠层结构的底部与所述图形化的硬掩模层的顶部材质相同。