[发明专利]动态随机存取存储器及其操作方法

说明书

本公开提供一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法。该DRAM包括一更新单元及一存取元件。该更新单元包括一目标列，其中该目标列被请求执行一读/写(read/write，R/W)操作。该存取元件被配置为当该更新单元正被更新时，对该目标列执行该R/W操作。

技术领域

本公开主张2017年11月9日申请的美国正式申请案第15/808,448号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开提供一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法，特别涉及DRAM的更新及其读/写方法。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)是一种随机存取存储器的形态。该种形态的随机存取存储器将每个位元的数据存储在单独的电容器中。最简单的DRAM单元包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管和单个电容器。如果电荷存储在电容器中，则根据所使用的惯例，该单元被称为存储逻辑高。如果不存在电荷，则称该单元存储逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要额外的更新电路来周期性地更新存储在电容器中的电荷。由于电容器只能存储非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中位元线对中的第一位被称为位线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS晶体管的栅极由字元线(word line，WL)控制。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种动态随机存取存储器(DRAM)，该DRAM包括：一更新单元以及一存取元件。该更新单元包括一目标列，其中该目标列被请求执行一读/写(read/write，R/W)操作。该存取元件被配置为当该更新单元正在被更新时，对该目标列执行该R/W操作。

在一些实施例中，该DRAM还包括一第一更新单元及一第二更新单元。该第一更新单元被指派至一待处理排程的第一位置。该第二更新单元被指派至该待处理排程的一第二位置，其中，若该第一更新单元目前没有正在被更新，那么当该第一更新单元被更新时，该第一更新单元作为该更新单元。

在一些实施例中，该DRAM还包括一第一更新单元及一第二更新单元。该第一更新单元被指派至一待处理排程的一第一位置。该第二更新单元被指派至该待处理排程的一第二位置。若该第一更新单元正在被更新，那么当该第二更新单元被更新时，该第二更新单元作为该更新单元。

在一些实施例中，该第二位置在更新的顺序上不紧接在该第一位置后面。

在一些实施例中，该第二位置在更新的顺序上紧接在该第一位置后面。

在一些实施例中，该DRAM还包括一第一更新单元、一第二更新单元、一第三更新单元。该第一更新单元被指派至一待处理排程的一第一位置。该第二更新单元被指派至该待处理排程的一第二位置，其中该第二位置在该第一位置后面。该第三更新单元被指派该待处理排程的一第三位置。若该第一更新单元正在被更新以及该第三更新单元作为该更新单元，那么该第三更新单元由该待处理排程的该第三位置升等至该第二位置。

在一些实施例中，若该第一更新单元正在被更新以及该第三更新单元作为该更新单元，那么该第二更新单元由该待处理排程的该第二位置被降等至该第三位置。