[发明专利]全包覆栅极晶体管及其制造方法

说明书

本发明公开了一种全包覆栅极晶体管，包括：具有初始的第一宽度的鳍体，鳍体的底部通过第一绝缘层隔离；源区和漏区形成于对应的沟道区两侧的鳍体中；在伪栅去除后，在沟道区中形成有多条具有第一宽度的沟道线体，各沟道线体由对沟道区中的鳍体在纵向分割形成；在金属栅极结构形成之前，各沟道线体的进行了各向同性刻蚀的减薄并具有第二宽度，金属栅极结构覆盖在具有第二宽度的各沟道线体的周侧。本发明还公开了一种全包覆栅极晶体管的制造方法。本发明能降低沟道线体的宽度和减少工艺过程中的鳍体的深宽比，降低工艺难度，能防止鳍体的弯曲和倒塌，能增加嵌入式结构的面积和晶格缺陷，能增加源漏区的接触孔的接触面积并降低接触电阻。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种全包覆栅极(Gate AllAround，GAA)晶体管(FET)。本发明还涉及一种全包覆栅极晶体管的制造方法。

背景技术

GAA FET也称纳米线(Nano Wire)FET，随半导体工艺不断发展，GAA FET将开始应用于5奈米工艺流程。GAA FET的制造工艺流程开始也与鳍式晶体管(FinFET)工艺相同，GAAFET的鳍体(Fin body)通常由多次硅(Si)和锗硅(SiGe)外延层的叠加层光刻刻蚀后形成，在实际工艺中，需要对鳍体的宽度即鳍宽和高度即鳍高进行控制，以克服来自于鳍中心的亚阈值漏电流(Sub-threshold leakage)和满足晶体管电流量；为例控制亚阈值漏电流，需要减少鳍宽，使得沟道的长宽比较大；为了满足晶体管的电流量，需要增加鳍高。但是减少鳍宽以及增加鳍高会增加鳍体的深宽比(aspect ratio)，在高深宽比情况下,鳍体容易产生弯曲(bending)与倒塌(collapse)。

如图1所示，是现有全包覆栅极晶体管的平面图；图2是现有全包覆栅极晶体管的剖面图，图2是沿图1的虚线AA处的剖面图；现有全包覆栅极晶体管包括：

形成于半导体衬底如硅衬底1上的鳍体2，鳍体2的底部通过绝缘层3隔离，绝缘层3通常采用浅沟槽场氧。

在鳍体2的顶部的沟道区的区域中被纵向分割形成多条沟道线体21。金属栅(MG)4将对应的沟道线体21全包覆；通常，金属栅4和沟道线体21的材料之间隔离有采用高介电常数材料(HK)的栅介质层，整个栅极结构为HKMG。由图1的平面图可知，鳍体2包括多条且平行排列，金属栅4也包括多条且平行排列，各金属栅4和长度方向和鳍体2的长度方向垂直。

图1中显示了N型全包覆栅极晶体管101和P型全包覆栅极晶体管102。N型全包覆栅极晶体管101的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiP外延层5。P型全包覆栅极晶体管102的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiGe外延层6。N型全包覆栅极晶体管101的栅介质层采用标记71表示，P型全包覆栅极晶体管102的栅介质层采用标记72表示。

由图1中所示可知，被金属栅4所覆盖的鳍体2的表面用于形成沟道，沟道的长度为L，沟道的宽度为W，由图1所示可知，沟道的宽度W即为鳍体2的宽度。随着半导体工艺的发展，L需要等比例缩小；同时，W也必须等比例缩小。

由于嵌入式SiGe外延层6和嵌入式SiP外延层5是对鳍体2进行刻蚀后进行外延形成的，故随着W的缩小，也即鳍体2的宽度的缩小，嵌入式SiGe外延层6和嵌入式SiP外延层5的尺寸宽度势必会缩小，这会影响到嵌入式SiGe外延层6和嵌入式SiP外延层5的外延工艺，使嵌入式SiGe外延层6和嵌入式SiP外延层5的外延均匀性受到影响。

同时，由于全包覆栅极晶体管的源区和漏区都是形成于对应的嵌入式SiGe外延层6或嵌入式SiP外延层5的表面，源区和漏区顶部的接触孔也会形成于嵌入式SiGe外延层6或嵌入式SiP外延层5的顶部，嵌入式SiGe外延层6或嵌入式SiP外延层5的宽度的缩小会减少接触孔的接触面积，这会增加接触孔的接触电阻。

另外，随着W的缩小，同时鳍体2的高度又需要增加，故鳍体2的深宽比会较大，较大的深宽比会使鳍体2容易产生弯曲或倒塌。