[发明专利]衬底、分割衬底的方法及半导体器件

说明书

一种对衬底进行分割的方法包括：制备衬底，所述衬底包括具有划片槽区及器件区的晶体半导体层、位于所述晶体半导体层上的介电层以及与所述介电层实体接触且设置在所述晶体半导体层的所述划片槽区上的分隔结构；在所述晶体半导体层中形成非晶区；以及在形成所述非晶区之后，在所述晶体半导体层上执行研磨工艺。所述非晶区形成在所述晶体半导体层的所述划片槽区中。

[相关申请的交叉参考]

本专利申请主张在2017年3月10日在韩国知识产权局提出申请的韩国专利申请第10-2017-0030840号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。

技术领域

本公开大体来说涉及衬底、分割衬底的方法及半导体器件。

背景技术

随着电子产业的发展，可提供轻、小、高速、高性能及低成本的电子产品。可使用晶片级衬底(wafer-level substrate)来制造半导体器件。所述衬底可包括多个器件区，且可对所述衬底进行锯切以使半导体器件彼此分离。应防止半导体器件在对衬底进行锯切的工艺中受到损坏。另外，当对衬底的锯切较差时，半导体器件的制造良率可降低。

发明内容

本发明概念的实施例可提供一种能够使半导体器件良好地分离的衬底、锯切所述衬底的方法以及半导体器件。

在一个实施例中，对衬底进行分割的方法可包括通过以下方式制备衬底：提供具有划片槽区及器件区的晶体半导体层；在所述晶体半导体层上形成介电层；以及形成与所述介电层实体接触的分隔结构。所述分隔结构可设置在所述晶体半导体层的所述划片槽区上。可在所述晶体半导体层中形成非晶区，且可在形成所述非晶区之后，在所述晶体半导体层上执行研磨工艺。所述非晶区可形成在所述晶体半导体层的所述划片槽区中。

在另一个实施例中，一种半导体器件可包括：晶体半导体衬底；介电层，位于所述晶体半导体衬底上；分隔结构，设置在所述介电层中且具有与所述介电层不同的强度；以及保护层，设置在所述介电层上。所述介电层可暴露出所述分隔结构的侧壁的至少一部分。

在另一个实施例中，一种衬底可包括：半导体层，包括器件区及划片槽区；介电层，位于所述半导体层上；保护层，位于所述介电层上；以及分隔结构，设置在所述介电层中，且与所述保护层实体接触。所述分隔结构可具有与所述介电层不同的强度。所述半导体层的所述划片槽区可包括：第一区，当在平面图中观察时所述第一区与所述分隔结构交叠，且所述第一区具有5μm到20μm的宽度；以及第二区，当在所述平面图中观察时所述第二区与所述分隔结构间隔开。所述第二区可设置在所述第一区与所述器件区中的相应器件区之间。

附图说明

根据附图及随附详细说明，本发明概念的实施例将变得更显而易见。

图1A是示出根据本发明概念一些实施例的衬底的平面图。

图1B是图1A所示区‘I’的放大图。

图2A是沿图1B所示线II-II'截取的剖视图。

图2B是图2A所示区‘III’的放大图。

图3A、图4A及图5A是示出根据本发明概念一些实施例的对衬底进行分割的方法的剖视图。

图3B、图4B及图5B分别是图3A、图4A及图5A所示区‘III’的放大图。

图6是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。

图7A至图7C是与图6所示区‘IV’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。

图8是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。