[发明专利]一种分模块化管理的FPGA低功耗架构

说明书

本发明提出一种分模化管理的FPGA低功耗架构，因现有的FPGA架构在通电的情况下，即使在未进行配置的情况下也会产生较大的静态功耗，所以本发明引入一种分模块化管理的FPGA低功耗架构。FPGA低功耗架构由逻辑资源块与电源管理网络组成。本发明通过将FPGA的资源分为多个逻辑资源块，并通过电源管理网络对每个资源块进行电源的关断或开启，降低了未使用模块的静态功耗和动态功耗，使分模块化管理的FPGA在相同的应用场景中达到了更低的功耗。

技术领域

本发明涉及FPGA的架构、功耗管理领域，具体是涉及一种分模块化管理的FPGA低功耗架构。

背景技术

在如今的大数据时代，随着市场对运算速度要求的增高，越来越多的软件运算由高速的硬件运算代替。与此同时，随着越来越多的应用场景对功耗的要求增高，低功耗设计变得越来越重要。在过去的几年间，集成电路的工艺节点从65nm发展到22nm并随后进入到当前的14nm，随着工艺越来越先进，芯片的功耗管理变得越来越重要。在65nm节点时，IC的生产厂商就注意到晶体管的漏电流问题，即使在不工作的情况下，晶体管也会由于漏电流产生功耗。随着工艺不断进步，芯片的工作电压越来越低，漏电流所产生的功耗在芯片的总功耗中所占的比重越来越大。传统的FPGA的供应厂商面向的市场范围广，应用范围宽，常常采用漏电流较大的高性能晶体管，使得FPGA的功耗不容小觑。

FPGA的总功耗由两部分组成：静态功耗与动态功耗。芯片的静态功耗是指FPGA在上电后主要由晶体管的泄露电流所产生的功耗，芯片的动态功耗是指FPGA设计正常启动后，由于内部晶体管电平的翻转所产生的功耗。动态功耗的大小主要取决于芯片所采用的电平大小，以及FPGA内部逻辑和布线资源的占用比重。在目前的工艺节点下，静态功耗已经成为关注的焦点，静态功耗的大小直接决定了产品待机状态下的功耗，并且漏电流所产生的功耗在工作状态下的总功耗也占了一定的比重。

目前应用于低功耗的现有技术一般是采用低功耗的器件与工艺。采用低功耗的器件常常以性能作为代价，这个方法在某些对性能要求不高的领域下是可行的。但是在如今的大数据时代的背景下，常常要求高性能的运算表现，这使得采用低功耗器件的方法显得难以为继。同时各大晶圆厂的低功耗工艺已经是经过优化，不太可能同时提高性能并且降低功耗，使得功耗与性能方面不可避免的出现一种折中。

发明内容

本发明要解决的技术问题是提供一种分模块化管理的FPGA低功耗架构，通过将FPGA的总资源分为多个逻辑资源模块，并通过电源网络进行每个逻辑资源模块的电源进行控制，能够达到在相同的运行场景下，降低电路静态功耗与动态功耗的目的。

一种分模块化管理的FPGA低功耗架构，其特征在于包括以下模块：逻辑资源模块、电源网络开关模块。

所述逻辑资源模块包括，主要逻辑阵列块，嵌入式存储块，模块内部的电源网络，时钟树以及互连资源：

主要逻辑阵列块由查找表与寄存器组成，查找表完成组合逻辑设计功能，可以通过配置是查找表实现逻辑门。寄存器完成时序逻辑设计功能，可以进行同步、异步复位和置位，并可以配置成锁存器。嵌入式存储块是芯片内部的数据存储中心，用于存储容量较大的数据。模块内部的电源网络将逻辑模块的各个元器件连接在模块内部电源线与地线上，使通电时，各个部件能够正常工作。时钟数将连接在每个寄存器的时钟端口上，并于外部锁相环的输出连接。互联资源连通逻辑资源模块的各个部件，根据配置信息连接不同的逻辑资源，达到相应的功能。

所述电源网络开关模块包括，开关控制信号产生电路，电源开关电路：

开关控制信号产生电路会根据具体的FPGA配置信息，产生电源开关电路的控制信号。电源开关电路分别与FPGA总电源与逻辑资源模块的内部电源网络相连，根据开关控制信号产生电路产生的控制信号，产生开启或者关断，使对应的逻辑资源模块相应地通电或者断电。