[发明专利]一种数据位宽转换的方法及装置、计算机可读存储介质

说明书

本文公布了一种数据位宽转换的方法及装置、计算机可读存储介质，包括：根据并行数据转换信息，生成用于数据位宽转换的控制信息；基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。本发明实施例至少能够解决各接口协议的PCS/FEC和Serdes之间并行数据位宽不匹配的问题。

技术领域

本发明涉及数字通信技术领域，尤其涉及一种数据位宽转换的方法及装置、计算机可读存储介质。

背景技术

在数字通信领域中，常应用于芯片级联，背板互连等，并且广泛适用于通用公共无线电接口(CPRI，Common Public Radio Interface)、以太网、高速串行计算机扩展总线标准(PCIE，Peripheral Component Interconnect Express)、JESD204等协议场景中在高速串行接口技术中，作为关键技术之一的串并/并串转换器(Serdes)将不同协议场景的物理编码子层(PCS)与不同物理媒介相关层相连接，实现数据在电缆、光纤等不同媒介上的高速传输。

不同的协议应用场景中PCS编码方式不尽相同，在相同协议场景下具体的PCS编码方式也有多种形式。比如，JESD204B协议采用8B/10B编码，JESD204C则包含64B/66B和64B/80B，如PCIE协议中采用128B/130B编码。在IEEE 802.3协议标准中，不同的传输速率下PCS内部包含的编码方法也不同，例如100BASE-X采用4B/5B编码，1GBASE-R采用8bB/10B编码，而10GBASE-R采用64B/66B编码，在50G速率以上时PCS还需要具有分发功能，并且要支持前向纠错方式(FEC，Forward Error Correction)或者RS(reed solomon,里德所罗门)-FEC时，根据其具体的FEC/RS-FEC的实现方法的并行度不同，导致PCS与Serdes交互的并行数据的位宽与实现方法的并行度相关。往往Serdes支持的并行数据位宽与PCS编码输出后的并行位宽并不完全匹配，因此，在不改变数据传输速率的前提下需要一个灵活高效的跨时钟高速数据位宽转换的解决方案，这成了PCS与Serdes的并行数据对接的关键问题。而针对该问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种数据位宽转换的方法及装置、计算机可读存储介质，至少能够解决各接口协议的PCS/FEC和Serdes之间并行数据位宽不匹配的问题。

本申请提供了如下技术方案。

一种数据位宽转换的方法，包括：

根据并行数据转换信息，生成用于数据位宽转换的控制信息；

基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。

其中，所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。

其中，所述根据并行数据转换信息，生成用于数据位宽转换的控制信息之前，还包括：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，包括：在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。

其中，根据所述并行数据转换信息确定转换前后的数据传输速率是否一致，包括：判断转换前的第一并行数据位宽与其对应的第一时钟频率的乘积、和转换后的第二并行数据位宽与第二时钟频率的乘积是否相同。