[发明专利]半导体装置在审
| 申请号： | 201810170456.0 | 申请日： | 2018-03-01 |
| 公开（公告）号： | CN109786459A | 公开（公告）日： | 2019-05-21 |
| 发明（设计）人： | 奥村秀树 | 申请（专利权）人： | 株式会社东芝;东芝电子元件及存储装置株式会社 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 刘英华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 半导体区域 半导体装置 漏极区域 电连接部 源极电极 导电型 通态电阻 低成本 电绝缘 电连接 覆盖 | ||
1.一种半导体装置，具备：
第1导电型的漏极区域；
第1导电型的第1半导体区域，设置于上述漏极区域之上；
MOSFET，形成于上述第1半导体区域的上部；
源极电极，形成为覆盖上述MOSFET；以及
电连接部，是形成于上述第1半导体区域的两侧的一对电连接部，以与上述第1半导体区域电绝缘的状态将上述漏极区域与上述源极电极之间电连接。
2.根据权利要求1所述的半导体装置，其中，
上述电连接部具备：
导电性膜，将上述漏极区域与上述源极电极电连接；以及
一对第1绝缘膜，形成于上述导电性膜的两侧。
3.根据权利要求2所述的半导体装置，其中，
上述导电性膜的电阻值为107Ω至1010Ω。
4.根据权利要求2所述的半导体装置，其中，
上述导电性膜通过半导电性氮化硅或者半导电性多晶硅构成。
5.根据权利要求2所述的半导体装置，其中，
在上述电连接部中，上述一对第1绝缘膜间填充有上述导电性膜。
6.根据权利要求2所述的半导体装置，其中，
上述一对第1绝缘膜一直到达上述漏极区域的内部。
7.根据权利要求1所述的半导体装置，其中，
上述第1半导体区域的第1导电型的杂质浓度，比上述漏极区域的第1导电型的杂质浓度低。
8.根据权利要求1所述的半导体装置，其中，
上述电连接部的上述源极电极与上述漏极区域间的电阻在107Ω至1010Ω间。
9.根据权利要求1所述的半导体装置，其中，
上述MOSFET具备：
第2导电型的第2半导体区域，形成于上述第1半导体区域的上部；
第1导电型的源极区域，形成于上述第2半导体区域的上部；以及
栅极区域，是贯通上述源极区域和上述第2半导体区域并到达上述第1半导体区域的栅极区域，且经由第2绝缘膜与上述源极区域和上述第1半导体区域和上述第2半导体区域接触。
10.一种半导体装置，具备：
第1导电型的漏极区域；
第1导电型的第1半导体区域，设置于上述漏极区域之上；
第2导电型的第2半导体区域，形成于上述第1半导体区域的上部；
MOSFET，形成于上述第2半导体区域；
源极电极，形成为覆盖上述MOSFET；
电连接部，是形成于上述第1半导体区域的两侧的一对电连接部，以与上述第1半导体区域电绝缘的状态将上述漏极区域与上述源极电极之间电连接；以及
第2导电型的第3半导体区域，在上述电连接部的周围，在从上述第2半导体区域到上述漏极区域的方向上延伸。
11.根据权利要求10所述的半导体装置，其中，
上述第3半导体区域将上述第2半导体区域与上述漏极区域连接。
12.根据权利要求10所述的半导体装置，其中，
上述电连接部具备：
导电性膜，将上述漏极区域与上述源极电极电连接；以及
一对第1绝缘膜，形成于上述导电性膜的两侧。
13.根据权利要求12所述的半导体装置，其中，
上述导电性膜的电阻值为107Ω至1010Ω。
14.根据权利要求12所述的半导体装置，其中，
上述导电性膜通过半导电性氮化硅或者半导电性多晶硅构成。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于株式会社东芝;东芝电子元件及存储装置株式会社，未经株式会社东芝;东芝电子元件及存储装置株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
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