[发明专利]一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件及制造方法

说明书

本发明涉及一种具有P柱区和N柱区阶梯掺杂的SJ‑VDMOS器件及制造方法，将阶梯掺杂（变掺杂）的思想引入新结构，将漂移区超结中的超结P型柱区（11）进行阶梯掺杂，掺杂浓度由源极到漏极逐渐降低；同时超结N型柱区（12）也进行阶梯掺杂，掺杂浓度由源极到漏极逐渐升高。新型结构阶梯掺杂可以平衡漂移区的电荷，提高器件击穿电压的同时保持了器件好的导通电阻特性。并且新结构可以降低器件内部电荷存储，提高器件开关速度，当器件应用于功率集成电路时，可以有效降低开关损耗。

技术领域

本发明涉及一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件及制造方法，属于电子技术领域。

背景技术

传统VDMOS工作时，漂移区均匀掺杂的情况下导通电阻和击穿电压呈Ron∝BV^2.4的关系。这种关系被称为“硅极限”。为了打破这种关系，陈星弼院士，D.J.Coe等提出了利用交替排列的PN结构来代替传统功率器件中的低掺杂漂移区作为电压支持层，Tatsuhiko等人提出的“超结理论”(Superjunction Theory)概念，即对这思想的总结。超结理论的应用，使得导通电阻与击穿电压呈Ron∝BV^1.1的关系。但是，超结VDMOS器件中交替P型和N型柱区的存在，使得器件内部寄生体二极管面积增大，器件导通时存储的电荷多于常规VDMOS器件。当超结VDMOS器件关断时，要完全抽取存储的电荷所花费的时间更长，降低了器件的开关速度，增加了器件的开关功耗。

发明内容

本发明所要解决的技术问题是提供一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，不仅能够提高器件开关速度，而且能够有效提高器件击穿电压，降低导通电阻。

本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，包括N衬底、超结P型柱区、超结N型柱区、P型体区、重掺杂N+区、重掺杂P+区、栅氧化层、栅电极、金属源极层和金属漏极层；其中，金属漏极层两侧间的间距与N衬底两侧间的间距相等，N衬底覆盖设置于金属漏极层的上表面，且N衬底的两侧分别与金属漏极层的两侧相对应；超结P型柱区和超结N型柱区相邻设置于N衬底的上表面上，超结P型柱区和超结N型柱区彼此相对面相互对接，超结P型柱区上背向超结N型柱区的侧面与N衬底上对应一侧相平齐，超结N型柱区上背向超结P型柱区的侧面与N衬底上对应一侧相平齐；超结N型柱区的高度高于超结P型柱区的高度，超结P型柱区中在竖直方向上、按预设P型电荷区阶数进行划分，获得各个P型电荷区，且各个P型电荷区的掺杂浓度沿竖直方向呈阶梯分布；超结N型柱区中在竖直方向上、按预设N型电荷区阶数进行划分，获得各个N型电荷区，且各个N型电荷区的掺杂浓度沿竖直方向呈阶梯分布；P型体区两侧之间的间距与超结P型柱区两侧间的间距相等，P型体区设置于超结P型柱区的上表面，且P型体区的两侧分别与超结P型柱区的两侧相对应，P型体区的上表面与超结N型柱区的上表面相平齐，且P型体区与超结N型柱区彼此相对面相互对接；重掺杂N+区两侧间间距与重掺杂P+区两侧间间距之和小于P型体区两侧之间的间距，重掺杂N+区与重掺杂P+区相邻内嵌设置于P型体区的上表面，重掺杂N+区的上表面、重掺杂P+区的上表面均与P型体区的上表面相平齐，重掺杂N+区与重掺杂P+区彼此相对面相互对接，重掺杂P+区上背向重掺杂N+区的一侧与P型体区上背向超结N型柱区的一侧相对接；金属源极层两侧间的间距与N衬底两侧间的间距相等，栅氧化层内嵌设置于金属源极层的下表面，栅氧化层的下表面与金属源极层的下表面相平齐，且栅氧化层的其中一侧与金属源极层的其中一侧相对接，栅氧化层另一侧与金属源极层另一侧之间的间距大于重掺杂P+区两侧间间距，且栅氧化层另一侧与金属源极层另一侧之间的间距小于重掺杂N+区两侧间间距与重掺杂P+区两侧间间距之和；栅氧化层与金属源极层所构整体设置于超结N型柱区上表面与P型体区上表面，且栅氧化层和金属源极层彼此相对接的一侧与超结N型柱区上背向超结P型柱区的侧面相平齐，金属源极层上远离栅氧化层的一侧与重掺杂P+区上背向重掺杂N+区的一侧相平齐；栅电极两侧间的间距小于栅氧化层两侧间的间距，栅电极内嵌设置于栅氧化层上对接金属源极层一侧的侧面上，栅电极与N衬底相平行，栅电极上其中一侧与栅氧化层上该内嵌设置侧面相平齐，且栅电极上的另一侧位于栅氧化层中，以及栅电极上另一侧与金属源极层上远离栅氧化层的一侧间的间距、等于重掺杂N+区两侧间间距与重掺杂P+区两侧间间距之和。